A low-power 0.5??m CMOS12b 3MS/s SAR ADC is presented with an advanced addition-only digital error correction scheme and high quality capacitor DAC. The proposed advanced addition-only digital error correction algorithm removes time-taking (and also power consuming) switch control logics and simplifies the digital error correction logic. By eliminating MUX from the ADEC design, the proposed algorithm enhances the digital logic speed by 33% compared with the previous ADEC algorithm. The prototype ADC has been implemented in a 0.5??m CMOS process and operates under 2.3V supply. At a sampling rate of 3MS/s, the chip achieves a peak SNDR of 63.9dB. The measured total power dissipation in 3MS/s is 1.2mW and FoM is 402fJ/conv.step in Nyquist frequency, which is expected to be the same performance as around 30fJ/conv.step in 65nm process.
본 논문에서는 advanced addition-only digital error correction기법과 고해상도 DAC를 포함하는 저전력 0.5μm CMOS 12bit 3MS/s SAR ADC를 제안한다. 본 논문에서 제안된 advanced addition-only digital error correction algorithm은 기존의 addition-only digital error correction algorithm의 구조에서 시간과 전력을 소모하는 스위치 제어 로직을 제거하고 덧셈만 하는 간단한 디지털 에러 보정 로직을 사용하도록 한다. 제안된 알고리즘은 DAC의 구조상 MUX의 제거가 가능하게 함에 따라 기존의 ADEC 기법에 비해 33%의 디지털 로직 속도를 향상시켰다. 제안된 ADC는 0.5μm CMOS 공정으로 구현되었으며 2.3V 전원전압으로 동작한다. 3MS/s의 샘플링 주파수에서 본 설계는 63.9dB의 최대 SNDR의 성능을 보이며 3MS/s에서의 1.2mW의 전력을 소모한다. Nyquist 입력 주파수에서 402fJ/conv.step의 FoM을 보이며 본 설계를 65nm공정으로 설계 시 30fJ/conv.step의 성능을 보일 것으로 예상된다.
