In this thesis, two techniques for low-noise and low-jitter PLLs are proposed. One is for a delta-sigma fractional-N frequency synthesizer and the other is for a nite-modulo clock generator. The dierence between two cases is the former exploits the delta-sigma modulator(DSM) to increase the frequency resolution and the latter doesn`t. In each case, dierent approaches are introduced to achieve low-noise or low-jitter performance.
In the early chapters of the thesis, a low-noise, wide-bandwidth fractional-N frequency synthesizer based on a nested-PLL architecture is introduced. In order to reduce the quantization noise of the
DSM, it is clocked at nine times the reference frequency so that the quantization noise is spread to higher frequencies. By doing this, it is easier to lter out the quantization noise using same PLL loop bandwidth. Increasing the operating frequency of the DSM is done by splitting the feedback divider into two sub-dividers where Divider1 with division ratio N1 and Divider2 with the division ratio N2. The DSM is clocked by the output of the Divider1 whose output is nine times the reference frequency when PLL is locked. Unfortunately, to increase the operating frequency of the DSM causes noise aliasing since a Divider2 performs moving average and down sampling. In order to solve the noise aliasing, an
anti-aliasing lter that operates in the phase domain is added between two sub-dividers. In this work, we exploit the fact that PLL is a good low-pass lter operating in the phase domain. Prototypes have been implemented in 0.13¼m CMOS using ring and LC VCO, where the ring version achieves 26.3dB quantization noise suppression while consuming 15.2mW and LC version consumes 9.6mW.
In the latter half of the thesis, a nite-modulo clock generator is proposed that uses a fractional injection locking technique. Although the conventional injection locking technique reduces the jitter of the oscillator, it cannot operates with the oscillator whose frequency is fractional multiples of the reference frequency. In the proposed injection-locking technique, injection can be performed to the oscillator whose frequency is fractional multiples of the reference frequency with nite frequency resolution. This is done by exploiting the multiphase of the ring oscillator. The prototype is fabricated using 65nm CMOS process and the key idea is veried. With the fractional injection-locking technique, the proposed clock generator achieves 1MHz frequency resolution while using 32MHz reference frequency. The integrated jitter is reduced by 2.72ps on average when compared with the conventional clock generator. The power consumption is about 10.5mW where a ring VCO consumes 7.4mW. Note that this is the rst injection-locked PLL architecture that injects the oscillator whose output frequency is the fractional multiples of the reference frequency.
저잡음 주파수위상고정루프는 무선통신을 위한 시스템 설계나 중앙처리장치의 클럭 생성을 위한 블럭 또는 유선통신 등 여러 분야에서 필요로 하는 기술이다. 하지만 저잡음 특성을 얻기 위해서는 하나의 통합된 솔루션이 있는 것이 아니라 특정 어플리게이션에 적합한 기술을 적용하여 해결해야 한다. 본 학위 논문에서는 크게 2가지 경우로 나누어서 잡음 문제를 해결해 보고자 한다. 첫째는 높은 주파수 해상도를 필요로 하는 주파수 합성기의 경우이다. 주로 delta-sigma modulator (DSM) 이라는 블럭을 사용하여 주파수 해상도를 높이지만, DSM의 양자잡음이 더해져 전체 잡음 성능이 감소하게 된다. 특히, wide loop bandwidth를 얻고자 할때 더욱 문제가 된다. 두번째로는 상대적은 낮은 주파수 해상도가 필요한 경우이다. 이 경우에는 DSM이 필요 없이 다른 방식으로 주파수 해상도를 얻게 된다. 본 학위 논문에서는 1MHz의 주파수 해상도를 가지면서 동시에 낮은 잡음 성능을 얻기 위해서 fractional injection technique을 제안하였다. 이를 이용하여 1MHz의 주파수 해상도를 가지는 클럭 발생기 구조를 제안하였다.
주파수합성기의 경우 최근 나오는 연구결과들을 살펴보면 VCO의 노이즈의 성능 향상은 크게 나타나지 않는데, 그 이유는 LC-tank의 Q-factor가 공정 특성의 발전과는 상관없이 거의 일정한 성격을 가지기 때문이다. 반면, in-band 잡음 레벨을 결정하는 다른 디바이즈 노이즈는 점차 줄어들고 있으며 특히 all-digital PLL의 경우에는 공정의 발전에 힘입어 더욱 그 성능이 향상되고 있는 실정이다. 즉 VCO의 phase noise성능 향상 속도보다 in-band noise 성능 향상이 빠르며, 앞으로는 주파수합성기의 잡음특성을 최적화하기 위해서는 넓은 bandwidth를 가지는 주파수합성기 설계 기술이 중요하게 될것이다. 하지만 높은 주파수 해상도를 얻기 위해서는 DSM이 사용되는 fractional-N PLL 구조를 사용해야 하며, DSM에서 발생하는 양자화잡음이 loop bandwidth가 커질 경우 큰 잡음으로 나타나게 된다. 이를 해결하기 위해서 양자화잡음을 예상하여 상쇄시켜주는 방법이나 DSM의 동작 속도를 높임으로써 해결하려는 시도가 있었다. 하지만 너무 복잡한 디지털회로가 필요하다는 점가 추가적인 DLL이 있어야 하는 등의 단점이 있어 널리 사용되기 힘들다.
본 논문에서는 효과적으로 양자화잡음을 줄일 수 있는 방법을 제안한다. 기존 주파수 합성기 구조에서 feedback divider를 2개의 sub-divider로 나눈후에 첫번째 divider 출력을 DSM의 클럭으로 사용하였다. 이렇게 하면 DSM의 주파수를 높일 수가 있다.하지만 간단한 시물레이션을 해본 결과 이렇게 하는 방식은 오히려 전체 잡음를 안좋게 만들었는데 그 이유는 두번째 divider가 down sampler와 같은 동작을 하기 때문이다. 따라서 양자화잡음이 주파수 합성기에 의해서 low pass filter 가 되지 전에 aliasing이 일어나기 때문에 오히려 성능이 나빠진 것이었다.이를 해결하고자 phase domain에서 동작할 수 있는 anti-aliasing filter를 넣은 구조를 제안하였다. 이를 통해 DSM의 동작 주파수만 높이고 전체 노이즈 성능에는 영향을 미치지 않는 구조를 만들 수 있었다.특히 phase domain에서 동작하는 anti-aliasing filter는 주파수 합성기 자체가 phase domain에서 동작하는 low-pass filter임을 착안하여 주파수 합성기 안에 위상고정루프가 하나 더 들어가는 특이한 구조를 제안하였다. 0.13um CMOS 공정을 사용하여 설계하고 측정한 결과 약 26dB의 양자화잡음을 줄일 수 있음을 확인하였다. 그리고 약 9mW의 전력소모를 함으로써 다른 연구에 비해서 적은 전력소모와 면적을 차지하는 것을 확인 할 수 있었다.
본 논문의 후반에서는 저잡음 클럭발생기에 대한 연구를 진행하였다. 저잡음 클럭발생기의 경우에는 앞선 경우와는 달리 DSM이라는 블럭이 없기 때문에 양자화잡음에 의한 성능저하가 없다. 이런 경우 injection-locking이라는 기술을 사용하여 VCO의 잡음을 줄임으로써 전체 잡음 성능을 향상시키는 방법이 널리 사용되어져왔다. 하지만 이 기술의 단점은 출력 신호의 주파수가 항상 기준 주파수의 정수배가 되어야 하며, 따라서 출력 주파수를 높은 해상도로 합성해낼 수 없다. 본 학위 논문에서는 주파수 해상도의 제한점을 해결해 보고자, fractional injection 방법을 제안하였다. 기존의 injection-locking ring oscillator의 경우에 injection이 되어지는 delay cell은 항상 고정되어있었다. 하지만 제안된 구조에서는 합성할 주파수와 기준 주파수의 관계에 따라서 매 기준 주기마다 injection이 될 delay cell이 바뀌게 된다. 따라서 출력 주파수를 기준 주파수와 ring oscillator에서 발생하는 phase 수에 의존하는 해상도로 합성할 수가 있다. 제안된 injection 방식을 사용하여 클럭 발생기를 설계 하였으며, 제안된 클럭 발생기에서는 all-digital PLL (ADPLL)을 사용하여 oscillator의 주파수를 1MHz 간격으로 조정한다. 그리고 제안한 injection 방식을 사용하여 잡음성능을 향상 시킬 수가 있다.
제안된 구조는 65nm공정을 사용하여 그 성능을 확인하였다. 기존의 클럭발생기에 비해서 injection-locking 특성때문에 낮은 지터 특성을 가지는 것을 확인 할 수 있었고, 기존의 injection-locking 기술의 비해서는 높은 해상도를 가지고 있음을 확인 할 수 있었다. 32MHz 기준 주파수를 사용함에도 불구하고 1MHz의 주파수 합성 해상도를 얻을 수 있었으며, 기존의 클럭발생기에 비해서는 평균적으로 2.72ps의 integrated jitter성능의 향상이 있었다. 결론적으로 제안된 클럭발생기는 최초로 fractional multiple을 합성하면서 injection에 의한 성능 향상 특성을 가지는 클럭발생기이다.