For performance improvements under power constraints, the multi-core architecture has been employed in the latest high-performance microprocessor and the long on-chip interconnect for connecting the core network has been actively researched in recent years. As CMOS process is scaled down to nanometer regime, bandwidth limitation and crosstalk are emerging as a major issue in interconnect technology since cross-sectional area and pitch of the wires are also shrunk. In multi-core environments where bus size, length and density are all increasing, both bandwidth limitation and crosstalk are becoming more severe. To enhance the bandwidth of the on-chip interconnect, several methods have been proposed in the past, which include the low swing resistively driven interconnect, pre-emphasis using pulse width modulation (PWM), distributed
loss-compensation, and capacitive driven interconnect. However, crosstalk problem over
on-chip interconnect has not yet received much attention. Only a couple of approaches have been suggested, which include twisted wire technique and PWM based encoding scheme. Unfortunately, the twisted wire technique is only applicable to differential signaling and requires channel modification. Although the PWM based encoding scheme reduces the number of wires, it suggests doubling the wire pitch for crosstalk immunity and does not provide a physical layer circuit technique for crosstalk compensation.
In this thesis, a crosstalk compensation scheme for high speed single-ended on-chip signaling is presented. To reduce the effect of crosstalk in bandwidth enhanced channel employing capacitively driven interconnect, a crosstalk feed-forward equalizer is proposed, which compensates for the low pass nature of the crosstalk. The proposed scheme is verified using 2-channel 10-mm on-chip interconnect and 3-channel 10-mm on-chip interconnect implemented in 130nm CMOS process. For the 2-channel interconnect, measurement results shows that the proposed transceiver effectively removes the crosstalk for data rate of up to 1.5-Gb/s while consuming 0.71-mW, which corresponds to energy efficiency of 0.47 pJ/bit. For the 3-channel interconnect,
measurement results shows that the proposed transceiver effectively removes the crosstalk for data rate of up to 2.5-Gb/s while consuming 1.03-mW, which corresponds to energy efficiency of 0.41-pJ/bit. In order to upgrade the crosstalk and ISI equalizer,
the high frequency compensated crosstalk and ISI equalizer is also analyzed and designed in this thesis. By using the high frequency compensated crosstalk and ISI equalizer, the vertical eye opening is 25 percent point increased and the horizontal eye opening is 21 percent point increased without power or area overhead compared to the crosstalk and ISI equalizer without zero insertion. The high frequency compensated crosstalk and ISI equalizer can also be applicable to the multi-channel environments and this is verified by measurement of the prototype eight channel on-chip interconnect transceiver.
제한된 파워 조건 안에서 계산처리 능력을 향상시키기 위해서 최신의 고성능 마이크로 프로세서에는 멀티코어 구조가 적용되고 있으며 코어 네트워크를 연결하기 위한 장거리 온칩 인터컨넥트가 최근 몇년간 활발히 연구되고 있다. CMOS공정이 나노 단위로 스케일링 됨에 따라 인터컨넥트의 단면적과 선간의 간격 역시 줄어들고 있기 때문에 인터컨넥트 기술에서는 대역폭 제한과 크로스토크 문제가 주요 이슈로 부각되고 있다. 버스의 크기, 길이 그리고 밀도가 모두 증가 하고 있는 멀티 코어 환경에서는 대역폭 제한과 크로스토크 문제가 더욱 심각해진다. 온칩 인터컨넥트의 대역폭을 늘리기 위해서 저진폭 저항성 구동 인터컨넥트, 펄스 폭 변조 방식을 이용한 프리앰퍼시스, 분포된 손실 보상방식, 축전성 구동 인터컨넥트 등을 포함한 많은 방식이 과거에 제시되었다. 하지만 온칩 인터컨넥트에서 생기는 크로스토크 문제는 아직까지 많은 관심을 받지 못했다. 채널을 꼬아주는 기법과 펄스폭 변조 기반의 인코딩 기법 등의 한 두가지 기법 만이 제시되었을 뿐이다. 불행히도, 채널을 꼬아주는 기법은 오직 차동 시그널링에만 적용할 수 있으며 채널의 수정이 필요하다. 펄스폭 변조 기반의 인코딩 기법은 채널의 수를 줄이고 채널 간의 간격을 늘려주는 방식으로 크로스토크를 줄이는 방식을 제시했으며 물리적 계층의 회로 기법으로 크로스토크 문제를 해결하진 못했다.
본 학위 논문에서는 고속 단일 시그널링 온칩 인터컨넥트에서 사용할 수 있는 크로스토크 보상 기법을 제안한다. 축전성 구동 인터컨넥트를 이용하여 대역폭이 확장된 채널에서 크로스토크의 영향을 줄이기 위해서 저대역 통과 특성을 갖는 크로스토크를 보상할 수 있는 크로스토크 피드 포워드 이퀄라이저를 제안한다. 제안된 기법은 130nm CMOS 공정을 이용하여 두 채널 10mm 온칩 인터컨넥트와 세 채널 10mm 온칩 인터컨넥트에서 실제 구현하여 검증하였다. 두 채널 인터컨넥트에선, 측정 결과를 통해서 1.5Gb/s의 데이터 전송 속도까지 크로스토크를 효과적으로 제거할 수 있었으며 이 때 0.71 mW의 파워를 소모하였고 이는 약 0.47 pJ/bit의 에너지 효율에 해당한다. 세 채널 인터컨넥트에선, 측정 결과를 통해서 2.5Gb/s의 데이터 전송 속도까지 크로스토크를 효과적으로 제거할 수 있었으며 이 때 약 1.03 mW의 파워를 소모하였고 이는 약 0.41 pJ/bit의 에너지 효율에 해당한다. 크로스토크와 ISI 이퀄라이저를 개선하기 위해서 고주파 보상된 크로스토크와 ISI 이퀄라이저 본 학위 논문에서 분석하고 설계하였다. 고주파 보상된 크로스토크와 ISI 이퀄라이저를 이용함으로써, 수직 방향 아이가 25퍼센트 포인트 향상되었으며 수평 방향 아이 역시 21퍼센트 포인트 향상되었다. 제로를 삽입하지 않은 크로스토크와 ISI 이퀄라이저와 비교했을 때 파워나 면적의 차이는 거의 없었다. 고주파 보상된 크로스토크와 ISI 이퀄라이저는 다채널 환경에 적용할 수 있으며 이것 역시 여덟 채널의 온칩 인터컨넥트 상에서의 측정을 통해서 검증하였다.
