This study discusses multi-bit storage memory device made of ferroelectric polymer, which can store data stably. This thesis consists of three parts, motivation, experiment, and characterization. In the part of motivation, the problems in previously proposed schemes will be dealt, which show that capacitor structure with two part of thickness is appropriate for stable multi-bit memory device. The hysteresis of ferroelectric need to be twisted for stable multi states. The twisted hysteresis can be separated to two normal hysteresis loops, which means the twisted hysteresis can be made with two parallel connected capacitors from mathematical estimation.
The experiment part consists of three procedures to realize multi-bit memory device. At first, single layer ferroelectric capacitor with good properties must be fabricated. The thickness of ferroelectric film was controlled linearly, and the beta phase of ferroelectric polymer, poly(viyledene fluoride - trifluoroethylene), was checked from X-ray diffraction (XRD) (2θ=19.8°). Piezoelectric force microscope (PFM) measurement showed that the ferroelectricity is not interface/bulk charge trap but intrinsic phenomenon. By Au electrode inert to ferroelectric polymer, any severe size effects were not arisen to 40nm thick, which shows PR of 8uC/cm2, and EC of 0.75MV/cm. Second, the ferroelectric film was patterned using ordinary photo-lithographical method. The key process in patterning is photoresist stripping without degradation in ferroelectric layer, which was performed suc-cessfully by diluted photoresist strip, i.e. solubility controlled solvent. Third, new method to form thin multilayer film, detach-and-transfer method, was developed. Finally, top electrode of Au was deposited, results in a capaci-tor with two thicknesses.
Characterization step will show twisted hysteresis as expected, multi-bit operation in time domain, and re-liability of memory device (data retention: 10,000s, fatigue: 2,000). Also the new methods for this study are demonstrated, which include ferroelectric memory capacitor on flexible substrate, multiple spin coating method for multilayer formation, and two step annealing for low voltage operation. These results will be researched for future plan in detail.
In the case that the multi-bit memory devices are integrated for memory system, the required protocol for writing and reading operations and the process margin, and design rule, the area efficiency of multi-bit memory device proposed in this study are discussed.
본 논문을 요약한다면, 제목을 풀어서 기술하는 것이 가장 정확할 것 같다. 본 요약문은 제목의 의미를 상세히 풀어서 기술함으로써, 어떤 원리와 실험 과정을 거쳐 결과에 이르게 되었는지, 왜 제목에 ‘다층구조’, ‘고분자’, ‘멀티비트’ 와 ‘특성평가’를 포함하게 되었는지 알 수 있을 것이다.
본 연구의 서론에서, 유기전자소자가 무엇이고, 어떤 의미를 가지는지를 설명하였다. 유기전자 소자의 목적은 현재 일반화 되어있는 실리콘 단결정 웨이퍼에 제작된 고성능 전자소자 (메모리, 중앙처리장치 등)를 유기물 기반의 전자소자로 대체하는 것이 아니라 실리콘으로 구현할 수 없는 새로운 개념의 소자를 구현하기 위함이다. 단결정 무기물인 실리콘과는 달리 유기물은 유연하고, 가볍고, 쉽게 적층 시킬 수 있으며 투명하고 또한 대면적에 인쇄공정으로 제작 가능하므로, 최종 제품의 응용 가능성은 무궁무진하다. 특히 저가의 대량생산으로 RFID tag를 제작할 수 있다면 품질관리, 유통, 서비스 분야의 획기적인 변화를 야기할 수 있으리라고 판단된다.
이와 같은 전자소자를 구현하기 위하여, 본 연구에서는 강유전성 고분자 물질인 폴리(비닐리딘 2 플로라이드 ?? 3 플로로 에틸렌), P(VDF-TrFE)라는 물질을 사용하였다. P(VDF-TrFE) 는 공기중에 오랫동안 놓아두어도 산소와 반응을 하여 특성이 저하되는 성질이 없으므로 매우 안정된 물질이다. 탄소 사슬에 연결된 수소와 불소 원자들의 전기 음성도 차이에 의해서 발생하는 영구 쌍극자 모맨트의 외부 전기장에 의한 정렬에 따라 분극의 방향을 이용하여 비휘발성 메모리에 응용할 수 있다. 지금까지 발표된 논문, 학회, 특허, 책, 언론 발표, 회사 홍보 등을 기초로 볼 때, 가장 상용화 가능성이 큰 물질로 추정된다. 그 예로 노르웨이의 ThinFilm ASA 사의 경우, 96비트 EPC 코드를 제작, 시연한 바 있다. 만약 유기물을 기반으로 하는 저가의 메모리 제품이 상용화된다면, 자연스럽게 고용량 메모리에 대한 수요가 발생할 것이고, 멀티비트 메모리에 대한 연구가 진행될 것이라고 생각하였다.
멀티비트는 메모리란 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 소자를 의미하는데, 강유전성 물질에서는 이력곡선이 꺾이게 된다면 2가지 상태 이상의 데이터를 저장할 수 있을 것이고, 그러한 꺾인 이력곡선은 수학적으로 일반적인 이력곡선 두 개의 선형 결합으로 나타내어지므로 두 개의 이력곡선이 선형결합을 하기 위해서는 두 커페시터의 병렬 연결이어야 한다는 단계까지 생각하였다. 하나의 메모리 셀은 두 개의 전극과 그 전극들 사이의 메모리 기능을 하는 강유전체로 구성되므로 두 전극 사이에 커페시터 두 개를 구현하여야 했다. 두 개의 커페시터는 전압 범위에 따라 스위칭이 발생하는 정도가 달라야 하므로 두 커페시터의 항전압을 바꾸어야 할 필요가 있었다. 여러 물질로 구성된다면 제조상의 어려움이 있고, P(VDF-TrFE)의 상을 국부적으로 바꾸어 버린다면 강유전성을 잃어버릴 수 있으므로 두 커페시터의 두께를 차이로 두었다. 즉, 두 커페시터는 동일한 P(VDF-TrFE)로 구성되어 있지만 각각의 두께가 다르게 구성되어 있는 것이다.
서로 다른 두께를 가진 두 개의 커페시터를 하나의 전극으로 연결 시키기 위해서는 매끄럽고 깨끗하게 경계 면이 구현될 필요가 있다. 깨끗한 경계 면을 얻기 위하여 본 논문에서는 포토리소그래피 공정을 이용한 고분자 박막의 패터닝 단계를 개발하였다. 포토리소그래피는 포토리지스트, 감광막을 고분자 박막에 스핀코팅으로 도포한 후, 자외선에 노출 시키고 현상단계를 거치면 감광막을 패터닝 할 수 있다. 고분자 박막은 산소 플라즈마 에칭을 이용하여 제거하였으며 미세패턴일 경우 RIE와 같은 방향성이 강한 에칭 방법을 이용하면 될 것이다. 이 단계까지는 쉽게 구현할 수 있으나 문제는 감광막을 제거하는 단계이다. 본 논문에서는 포토리소그래피 공정의 최종단계인 감광막 제거 공정에 사용되는 감광막 제거 용액의 용해도를 조절하는 방법으로 성공적으로 패터닝을 수행할 수 있었다. 강유전성 고분자인 P(VDF-TrFE)은 아세톤과 같은 용매 분자의 쌍극자 모멘트가 큰 유기용매에 쉽게 녹는 경향이 있다. 그러나 감광막은 그보다 약한 유기용매에도 녹는 경향이 보였는데, 본 논문에서는 강한 유기용매와 약한 유기용매를 섞으면 평균적으로 용매 전체의 쌍극자 모멘트가 줄어들게 되어 P(VDF-TrFE)를 녹이지 못한다는 사실을 발견하여 아세톤이나 상용화된 감광막 제거 용매의 용해도를 조절하였다.
서로 다른 두께를 가지는 커페시터를 가지기 위해, 패터닝된 고분자 박막에 추가로 박막을 덮으면 먼저 형성된 박막의 부분은 두께가 더해지므로 더 두꺼워지고, 에칭이 되었던 부분은 한 층으로만 구성되므로 다층구조를 가진 고분자 박막을 형성시킬 수 있으므로 본 논문에서는 뜯어서 옮겨 붙이는 방법을 개발, 적용하였다. P(VDF-TrFE) 박막을 산화막 또는 유리 위에 형성시킨 후, 산화막을 용해시킬 수 있는 HF 계열의 용매에 담그면 P(VDF-TrFE) 박막과 기판의 계면에 HF가 침투하여 P(VDF-TrFE) 박막만을 뜯어낼 수 있다. 이러한 박막을 패터닝된 P(VDF-TrFE) 박막 위에 옮겨서 열처리를 하면 최종적으로 다층구조를 가진 고분자 박막이 만들어지게 된다.
쉐도우 마스크를 이용하여 상부 전극을 진공 증착 시키면, 경계 부분에 전극이 형성되는데 이렇게 제작된 커페시터는 다층구조를 가진 고분자 박막이 완성되는 것이다. 두 커페시터의 두께를 60nm, 120nm로 제작하였을 경우 원래 의도한 이력곡선이 보이지는 않았지만 60nm, 150nm의 경우에는 이론적으로 생각했던 이력곡선의 선형 결합이 되어 멀티비트로 동작함을 확인하였다.
제작된 멀티비트 메모리의 특성을 평가하기 위해, 시간 영역에서 전압을 바꿔가며 4가지 상태가 설계한대로 나타남을 확인하였고, 각각의 상태에 대하여 데이터 유지시간을 측정, 3시간 이상에서도 일정하게 데이터를 유지하고 있음을 확인하였다. 또한 2000번 정도의 반복 특정을 하여도 멀티비트 메모리로써의 기능을 수행함을 확인하였다. 박막 제조 방법이 개선된다면 훨씬 더 많은 횟수의 반복 측정도 가능할 것이다. 집적회로로 제작될 경우를 대비하여 간섭현상을 아틀라스 시뮬레이터를 사용하여 예측해보았다. 인접하는 메모리 셀 간의 간격이 60nm까지 줄어들더라도 메모리 셀 간의 패터닝이 되어있다면 간섭현상이 심각하지는 않다는 것을 확인하였고, 자기간섭현상은 제안한 커페시터 구조를 수정하여 3차원적으로 적층 시킨다면 상당한 간섭이 제거될 수 있음을 보였다.
본 논문에서 개발한 P(VDF-TrFE) 박막을 뜯어서 옮겨 붙이는 방법은 표면 거칠기가 꽤 큰 알루미늄 호일 위에 P(VDF-TrFE) 박막을 형성시키고 강유전성을 보일 수 있다는 것을 시연하였다. 표면 거칠기가 크면 수십 나노미터 수준의 두께를 가지는 박막을 균일하게 제작하는 것은 거의 불가능하지만, 뜯어서 옮겨 붙이는 방법은 이미 얇고 균일하게 제작된 박막을 옮기는 방법이므로 균일하게 두께를 형성시킬 수 있는 것이다. 이러한 박막의 균일성은 제작된 소자의 누설전류 감소에 큰 영향을 주어 신뢰도 향상에도 기여할 수 있다. 또 다른 유용한 기술인, 다층구조 형성을 위해 용해도 조절 방법을 사용하여 구현하였다. 용액공정을 위해 이미 용액 상태로 되어 있는 용액에 고분자를 녹이지 못하는 용매를 소량 첨가함으로써, 고분자 박막 위에 고분자 박막을 하층 고분자 박막의 손상, 용해 없이 형성시킬 수 있었다. 본 방법은 뜯어서 옮겨 붙이기 보다 훨씬 더 인쇄 공정에 적합할 것으로 판단된다.
마지막으로, 만약 제안한 강유전성 멀티비트 메모리 소자가 집적회로에 적용되었을 경우 메모리 시스템을 동작시키기 위한 동작 프로토콜 제안, 집적도에서의 이점, 제작할 경우 공정 변수를 고려한 주요 매개변수들 간의 관계를 유도하였다. 쓰기 동작은 직접적으로 상태들간에 바꿀 수 없으므로 11 또는 00 상태의 값으로 옮겨간 후, 10 또는 01 의 중간 상태로 옮겨가는 방법을 제안하였다. 이를 위해 비트라인과 플레이트 라인의 전압 파형과 순서를 제안하였다. 읽기 방법은 기존의 1T-1C 방법과 같은 비트라인 전압의 상승과 이를 기준 전압과 비교하여 데이터를 판단하는 원리를 그대로 적용하였는데, 상태가 4가지이므로 기준 전압은 3가지를 사용하였고, 약간의 신호처리 기능도 포함시켜야 함을 제안하였다. 집적시킬 경우, 1T-1C, 2 비트와 멀티비트 하나의 면적을 비교하여야 하는데, 이때 면적 이득이 있어야 멀티비트 메모리의 정당성, 당위성이 확보할 수 있다. 도시바에서 제안한 Chain FeRAM 아키택쳐를 이용하여 이론적으로 1비트당 3F2 의 면적을 차지함으로써 이론상 4F2를 차지하는 경우보다 면적 이득이 있음을 보였다. 끝으로, 멀티비트 메모리를 제조할 경우에 공정 변수가 최소 어느 정도가 확보가 되어야 신뢰성 있는지를 수식으로 유도하였다.
본 논문에서 개발한 방법을 이용하고, 추가적으로 수행할 두 단계 열처리 방법을 강유전성 고분자 박막 메모리에 적용시킨다면 저 전압으로 동작하는 유연한 멀티비트 메모리 제조는 미래에 충분히 상용화될 가능성이 있다고 본다.
