This thesis reports a novel varactor pairs with small switchable unit capacitance by controlling digital code word. Two discrete capacitances are determined the difference between the accumulation region capacitance and inversion region capacitance of two PMOS varactors. The reliable linear frequency control by a novel varactor pair is verified with high resolution through the implemented digitally controlled oscillator in 0.18 um CMOS process. The novel varactor pairs make much smaller switchable capacitance than those of other approaches, and hence the DCO achieves the high frequency resolution and low phase noise. Also, identical sizes of PMOS varactor make them robust from process variation.
RF 시스템에서 capacitance는 impedance matching을 위한 matching 회로와 발진주파수 생성을 위한 발진내부 회로에 주로 사용된다. Matching 이나 주파수 생성에 가변성을 주기 위해서 MOS capacitor가 주로 사용되며 MOS 트랜지스터의 게이트 전압을 조절함에 따라 capacitor크기를 연속적으로 조절 할 수 있다. 공정기술이 발달하여 점점 MOS의 게이트 길이가 짧아짐에 따라 집적도가 높아지고 회로의 성능이 좋아지고 있다. 하지만 MOS capacitor를 선형적으로 조절 할 수 있는 구간이 점차 짧아지고 기울기가 가팔라져 아날로그적으로 capacitor를 조절하는 것은 사실상 어려워졌다. Deep-submicron 공정에서는 선형적인 구간이 너무 짧아서 아날로그적으로 capacitance를 조절하는 것이 아니라 디지털적으로 `ON`과 ‘OFF` 두 모드만을 통상적으로 사용한다.
`ON`과 ‘OFF` 모드로 동작하는 capacitor를 여러 개 사용하여 아날로그와 유사하게 원하는 capacitor값으로 조절하기 위해서는 높은 해상도가 요구 된다. 공정에서 제공할 수 있는 가장 작은 크기의 MOS capacitor를 사용할 경우에 `ON`과 ‘OFF` 모드의 capacitance차이는 0.18 um 공정을 이용할 경우 약 400 aF 정도 된다. 400 aF 은 매우 작은 값이기는 하지만 원하는 capacitance크기를 미세하게 조절하기 위해서는 더 작은 capacitance차이를 만들어 내야 한다.
작은 capacitance차이를 만들어 내기 위해서 조절 신호의 주기를 짧게 하여 평균 capacitance차이를 줄이는 방법이 있다. `ON` 모드와 ‘OFF` 모드의 capacitance차이가 400 aF인 경우 `ON` 신호를 특정 시간 동안 계속 주는 것이 아니라 특정 시간의 절반만 줄 경우 평균 시간 동안 capacitance차이는 200 aF으로 반이 준다. 특정 시간의 1/4만큼 만 `ON` 신호를 인가할 경우에 평균 시간 동안의 capacitance차이는 100 aF이 된다. 이처럼 조절 신호의 `ON` 시간을 조절함에 따라 해상도를 높일 수 있지만 `ON` 시간의 구간을 무한정 조절할 수 없으며 또한 과도하게 해상도를 높이려고 하면 매우 짧은 시간 동안 신호의 크기를 조절해야 하기 때문에 예상치 못한 오차와 왜곡이 발생할 수 있는 단점을 가지고 있다.
효율적으로 capacitance차이를 줄이기 위해서는 우선적으로 물리적인 capacitance차이를 작게 만든 뒤에 부수적으로 신호가 `ON` 되는 시간을 조절하는 방법을 사용하는 것이 바람직하다. 본 연구는 MOS capacitor의 `ON`과 ‘OFF` 모드의 capacitance차이를 줄이는 방법으로 주파수 해상도를 높일 수 있는 방법이다. 순수한 MOS나 기타 트랜지스터 고유의 capacitance차이보다 10배 이상 그 차이를 줄일 수 있으므로 주파수 해상도를 높이는데 유리하며 해상도를 높이기 위한 부수적인 블록이 필요 없기 때문에 비용적인 면에서도 유리하다 할 수 있겠다.
동일한 크기의 PMOS 2개를 서로 다른 방향으로 배치를 한 뒤 각각의 PMOS에 상반되는 전압 값을 걸어 주게 되면 PMOS1 과 PMOS2는 서로 다른 동작 특성을 가지게 된다. PMOS1은 제어전압이 변함에 따라서 축적영역이나 공핍 영역으로 동작을 하는 반면 PMOS2는 제어전압과 상반되는 전압이 걸리게 된다. PMOS2의 소스 전압을 변하는 것이므로 PMOS2의 게이트 소스 간 전압은 변화하게 되고 PMOS2는 공핍영역 이나 반전 영역에서 동작 하게 된다. 동일한 제어전압이 인가되지만 상반된 전압이 PMOS1과 PMOS2에 같은 시간에 걸리게 되고 PMOS 게이트 방향이 서로 반대이기 때문에 서로 다른 영역에서 동작함에 따라 고유의 capacitance차 보다 작은 값을 생성 할 수 있다. 본 연구에서 제안하는 varactor pair는 제어전압이 ‘OFF` 모드, 0 V가 인가되면 PMOS1은 축적모드에서 동작하고 PMOS2는 게이트-소스 간 전압이 0 V 가 되어 공핍영역에서 동작하게 되며 이때 노드의 전압은 0 V로 가정하였고 보이는 capacitance는 $C_A+C_D$가 된다. 반면 제어전압이 ‘ON` 모드인 1.8 V가 인가되면 PMOS1은 인버전모드에서 동작하고 PMOS2는 공핍영역에서 동작하게 되어 노드에서 보이는 capacitance는 $C_D+C_I$가 된다.
0.18 um CMOS 공정의 경우 제작 가능한 가장 작은 PMOS를 이용하여 조절 가능한 capacitor를 만들 경우, $C_{High}$가 830 aF $C_{Low}$가 445 aF가 되고 385 aF 의 ΔC를 얻을 수 있다. 본 발명을 이용할 경우에는 28 aF의 ΔC를 얻을수 있으므로 약 13배 작은 ΔC를 얻을 수 있다. 본 연구에서 제안하는 varactor 구조를 검증 하기 위해서 5.8 GHz에서 동작하는 DCO를 설계 하였고, 이 DCO의 fine tuning bank를 이를 이용하여 설계 하였다. Simulation 결과 28 aF의 capacitance 변화에 따라서 140 kHz 정도의 주파수 해상도를 얻을 수 있었지만, 제작된 칩을 측정한 결과 이보다 680 kHz 정도의 주파수 해상도를 보임으로써, 30 aF정도로 simulation과 비슷한 capacitance 차이를 얻을 수 있었다.
