A novel capacitance measuring circuit based on a constant current charging method for a capacitive touch-screen application is proposed in this thesis. Two major limitations of the current capacitive touch-screen topology are parasitic capacitance cancellation and external and substrate noise rejection.
These problems are solved by employing a varying threshold voltage comparator at the interface between panel and digital circuitry. This provides higher sensitivity to capacitance variation even in the large parasitic capacitance environment and fully differential topology by making similar impedance at both input nodes of comparator provides higher external and substrate noise immunity. In addition, time domain sub-ranging/two-step architecture allows faster conversion and breaks exponential relationship between a bit resolution and the conversion time required.
8bit architecture is implemented with 0.13?m CMOS technology. Post-simulation result shows 200kHz/sample conversion time with 10 MHz clock frequency. Total average current consumption per conversion is 56~80 ?A depending on the code with 1.2V supply voltage. Core area is 21,266 $?m^2$ without pads and output buffer.
터치스크린을 이용한 장치들은 사용자와의 상호 작용이 직관적이고 디자인에서의 제약이 적기 때문에 기존의 버튼과 스크린이 분리된 장치들을 대체하고 있다. 여러 방식의 터치스크린들 중, on-cell 방식의 projected capacitance 방식의 터치스크린들이 뛰어난 내구성, 빛 투과성, 싼 가격, 멀티 터치 가능성 등으로 인해 많이 사용되고 있다. 이 방식의 터치스크린의 신호검출 회로는 두 가지 큰 문제점을 해결 해야만 한다. 첫 째는 두께가 얇아지는 패널의 추세에 맞추어 커지는 기생 정전용량 때문에 터치 신호의 민감도가 떨어지는 것이고, 둘 째는 디스플레이 패널자체에서 발생하는 잡음의 영향을 적게 받아야 한다는 것이다.
기존의 방법들에서는 위의 문제점 들을 OPAMP를 쓰거나 큰 capacitor 등 전류의 소모와 칩의 크기가 크게 늘어 나는 방법들을 이용하여 해결 하였다. 하지만 제안된 방법은 기존의 간단한 정전류원으로 정전용량을 충전하여 비교기를 이용해 기준 전압까지 도달하는데 걸리는 시간을 측정하는 방법을 기본으로 하여 비교기에 입력되는 기준 전압을 시간에 따라 변하는 전압으로 바꾸어 기생 정전 용량 때문에 발생하는 민감도의 감소를 해결 하였다. 기본적으로 적은 전력소모와 크기를 가지는 방법을 기반으로 추가되는 요소가 적어, 제안된 방법은 적은 전력소모와 작은칩 크기를 가질 수 있다.
여기에 더하여 제안된 방법의 변환 시간이 상대적으로 길고, bit 해상도에 따라 exponential 하게 증가하는 단점을 해결하기 위해 sub-ranging 을 적용하여 변환을 충전과 방전 단계로 나누어 변환 시간을 크게 줄이고，bit 해상도에 직접적으로 exponential 하게 증가하는 것을 해결 하였다.
이렇게 설계된 구조는 bit 해상도가 8bit 일 때 200 kHz 의 채널 변환율을 가지고, VDD 가 1.2V 일 때, 56~80 ?A 의 전류 밖에 소모하지 않게 된다. 또한 0.13?m 로 layout 이 되었을 때, core 면적은 217 x 98 $?m^2$ 밖에 차지하지 않게 되었다. 따라서 제안된 구조는 기존의 self-capacitance 와 mutual-capacitance 방식 모두에 적용할 수 있다.
