Due to high mask cost in ASIC design, structured ASIC has been proposed as a programmable device. But, structured ASIC, which consists of a homogeneous array of tiles, suffers from large delay and area due to its inherent regularity. A new lithography method called selectively patterned masks (SPM) is proposed. It exploits special masks called masking masks and double exposure technique to allow more than one type of tiles to be patterned on the same wafer. The result is a heterogeneous array of tiles, which relaxes regularity in standard structured ASIC. A new structured ASIC based on SPM is proposed; tile and routing architectures, design flow, and tile packing and routing algorithm are all addressed. Experiments in 45-nm technology show that, compared to ASIC, the proposed structured ASIC exhibits 1.89 times of area when circuits are optimized for area and 1.28 times of delay when they are optimized for delay. These experimental results represent substantial improvement over standard structured ASIC.
반도체 공정비용의 가장 큰 부분을 차지하는 마스크 제조비용의 급증으로 인해 대량생산이 가능하지 않은 고집적회로는 이제 설계하기 어려운 시대가 되었다. Structured ASIC이 마스크 제조비용을 줄일 새로운 대체 설계방법으로 제안되었으나, 동작 속도 및 면적이 ASIC에 비해 상당히 크기 때문에 아직까지는 많이 사용되지 않고 있다. 그 이유로는 Structured ASIC을 구성하는 단일 타일의 반복적 사용에 있다. 모든 타일들은 그 구조가 미리 제조되어 모든 디자인에서 사용되기 때문에 각각의 타일들은 다양한 함수를 구현할 수 있어야 한다. 이와 같은 요구조건은 결국 각 타일이 함수를 구현할 시 ASIC에 비해 상당히 많은 실리콘 면적 낭비를 초래하게 된다. 위 문제는 다양한 구조를 갖는 타일들을 각 디자인에 적합하게 배치함으로써 해결할 수 있다. 따라서 본 논문에서는 “선택적 부분 패터닝”이라는 방식을 통해 기존의 structured ASIC의 단점을 극복하였으며 이로인해 ASIC 수준의 성능(과 면적)을 가능하게 하였다. 선택적 부분 패터닝을 바탕으로 한 설계 방식의 타당성을 보이기 위해 structured ASIC과 유사한 형태의 타일구조 및 규칙적 배선구조에 적합한 배선 알고리즘을 제안하였다. 실험 결과, 동작속도를 최소로 합성한 회로들에 대해 면적은 약 1.9배 크며, 동작속도는 약 1.3배 느린 것을 확인하였다. 이 결과는 기존의 structured ASIC(3배 이상 크고, 2배 이상 느리다)에 비해 상당히 향상된 결과임을 나타낸다.
