Two asynchronous successive approximation register (SAR) analog-to-digital converters (ADCs) with power efficient algorithms are presented. For the first ADC, straightforward digital-to-analog converter (DAC) control removes the switch-back operation in traditional SAR ADC and saves DAC switching power consumption. The metastable-then-set (MTS) algorithm further reduces power consumption by finishing the conversion when the metastability is detected. Interference between two asynchronous ADCs sharing a common reference is minimized by the flag-synchronization method. For the other 10b SAR ADC, three virtually divided sub-DACs have a 0.5 LSB over-range between stages owing to additional decision phases incorporating DAC rearrange only. These redundancies make it possible to guarantee 10b linearity with a 37% speed enhancement under a 4b-accurate DAC settling condition at MSB decision. This algorithm is called as multistep addition-only digital error correction (ADEC). Two ADCs have been implemented in a CMOS $0.13\mum$ technology and operate under 1.2V supply. At a sampling rate of 17.5MS/s and 40MS/s, the chips achieve a peak SNDR of 51.3dB and 50.6dB, respectively. The measured total power dissipation is $438\muW$ and $550\muW$, and their FOMs are 79fJ/conv.step and 42fJ/conv.step.
본 논문은 전력효율향상을 위한 저전력 알고리즘을 가진 두 개의 asynchronous SAR ADC에 대한 것이다. 먼저 두 개의 ADC를 위해 개발된 알고리즘에 대해 각각 소개하자면, 다음과 같다.
첫째는, $V_{CM}$을 이용한 ‘Straightforward DAC 스위칭’방법으로써, 이는 SAR ADC에서 사용되는 내부의 DAC중 MSB를 담당하는 가장 큰 커패시터를 제거할 수 있기 때문에, SAR ADC의 가장 큰 면적을 필요로 하는 DAC의 면적을 반으로 줄일 수 있게 된다. 또한 입력신호 구동기, 기준전압 구동기가 보는 등가의 부하 커패시터가 작아지는 것을 의미하므로 각각의 세틀링을 위한 요구조건이 완화되며, 추가적으로 DAC 스위칭 전력소모가 줄어들게 된다. 큰 커패시터가 없어진 것은 그를 구동하는 스위치도 없어지는 것이고, 그 큰 스위치를 제어하는 큰 사이즈의 로직들도 없어지는 것이므로 추가적인 디지털 전력소모의 향상도 기대할 수 있게 된다. 둘째는, Metastable-Then-Set (MTS)알고리즘으로써, asynchronous SAR ADC는 필수적으로 해결해야 하는 비교기의 metastability문제를 해결하였다. Metastability는 비교기의 두 입력이 거의 같을 때, 비교기가 주어진 시간 안에 입력의 크기를 정확하게 판단해 내지 못하는 상태를 말하며, metastability가 발생하면, SAR ADC의 전체동작을 멈추고 얻어내지 못한 해당 bit는 ‘1’로 나머지 하위비트는 ‘0’으로 디지털코드를 강제저장 한 후 A/D변환을 마침으로써 metastability를 해결하는 알고리즘이다. 이는 metastability문제를 해결한 기존의 해결책들과 달리, 남은 A/D변환과정을 멈추므로 디지털 스위칭 및 DAC 스위칭을 하지 않아도 되기 때문에, 10b 에 대하여 metastability가 일어날 수 있는 확률을 최대한 높여 약 10%의 디지털 전력소모를 줄일 수 있다. 셋째는, Addition-only Digital Error Correction (ADEC)으로써 기존의 SAR ADC를 구성하는 DAC를 가상의 여러 단으로 분리하고, 분리된 가상 DAC의 사이에 redundancy를 두어 세틀링 에러를 보정함으로써 정확한 결과를 얻어내는 알고리즘이다. 세틀링이 완전히 이뤄지지 않았다 하더라도, 이를 보정하는 알고리즘이므로 고의적으로 세틀링 시간을 짧게 설계함으로써, SAR ADC의 동작속도를 개선시킬 수 있게 된다.
본 논문은 위의 첫 번째와 두 번째 알고리즘을 갖고 동작하는 MTS SAR ADC와 첫 번째와 세 번째 알고리즘을 갖고 동작하는 ADEC SAR ADC에 대하여 기술하고 있다. Asynchronous 제어부를 가진 MTS SAR ADC는 I, Q 두 채널의 신호를 동시에 처리하도록 설계되었고, 각각의 ADC는 외부로부터 공급되는 하나의 기준전압을 공유하여 사용하도록 설계되었다. 공유된 기준전압의 사용은 DAC 세틀링을 방해하는 간섭현상이 발생할 수 있는데, 이를 해결하기 위해 flag-synchronization 방법을 사용하여 각 채널의 ADC가 동시에 세틀링을 시작하고 끝낼 수 있도록 설계하여 간섭을 최소화 하며, 각각의 기준전압을 사용하지 않아도 되도록 설계하였다. 10b MTS SAR ADC는 CMOS 0.13$\mum$ 공정으로 제작되었고, 1.2V의 전원을 갖는다. 17.5MS/s의 동작속도, 1.73MHz의 입력신호에 대해 최대 51.3dB의 SNDR의 성능을 갖고 있고, 측정된 아날로그와 디지털 전력소모는 각각 $66\muW$ $388\muW$로써 총 438$\muW$를 소모하며, 79fJ/conv.step의 figure-of-merit을 보여준다. 다음의 10b asynchronous ADEC SAR ADC는 가상으로 분리된 3개의 sub-DAC을 갖고 sub-DAC사이에 잉여(redundant)코드결정구간을 넣음으로써 단지 4b DAC 세틀링 정확도를 갖는 조건에서도 불구하고 10b 선형성을 갖도록 설계되었다. 이는 37%의 동작속도 향상을 가져온다. ADEC SAR ADC는 MTS SAR ADC와 마찬가지로 CMOS $0.13\mum$ 공정을 이용하여 제작되었고, 1.2V의 전원을 갖는다. 최대 40MS/s의 동작속도까지 동작하며, 50.6dB의 SNDR의 성능을 보여준다. 총 $438\muW$의 전력을 소모하며, 42fJ/conv.step의 figure-of-merit을 갖는다.