A time-interleaved flash-SAR ADC architecture has been suggested for high speed A/D conversion. Owing to the MSBs determined by the front end flash ADC, SAR ADC completes the A/D conversion in a reduced number of cycles. Time-interleaved SAR ADCs with a commonly shared low resolution flash ADC provide a new size and power efficient high speed ADC architecture. The proposed ADC structure has been verified by developing a behavioral model of a 6-bit 1GS/s ADC and is implemented in 130nm 1P6M CMOS technology. Circuit design considerations have also been discussed based on the sampling network mismatch between the flash and SAR ADCs. This A/D converter achieves 6bit 1GHz sampling rate with a power dissipation of 19.2mW and 352fF low input capacitance. At the Nyquist input frequency with 1GS/s, the ADC has its SNDR of 46dB and its FoM of 424.2fJ/step.
고속 A/D 변환을 위한 Time-interleaved flash-SAR ADC 구조가 제안되었다. Flash ADC가 MSBs를 결정하여 SAR ADC에 전달하여 주고, SAR ADC는 나머지 LSBs만을 결정하여, SAR ADC의 단점이었던, 내부 동작 클럭 수를 감소시킴으로써, 동작속도를 증가 시켰다.
일반적인 Time-interleaved SAR ADC에 저해상도의 flash ADC를 공유함으로써, 면적과 전력 소모 측면에서 효율적인 새로운 저전력 고속 ADC를 제안하였다.
제안된 구조는 6bit 1G sampling rate을 갖는 ADC의 Behavioral model을 이용하여 동작을 검증하였고, 130nm 1P6M CMOS technology를 이용하여 설계되어 제작되었다. Flash와 SAR ADC의 입력 회로 설계 시, 고려되어야 할 요소들에 대해서 논의하였고, 이를 보정하기 위한, 보정회로를 설계하였으며, 고속동작의 ADC 측정을 위한 회로가 설계되었다.
본 논문에서 제안된 구조는 6bit 1GHz sampling rate을 갖는 구조로써, 352fF의 입력 Capacitance와 19.2mW의 전력소모를 갖는다. 1GS/s의 동작에서, Nyquist 입력 주파수에 해당하는 입력을 인가하였을 때, 46dB의 SNDR과 424.2fJ/step의 FoM을 나타낸다.
