3D IC is an IC which is stacked in z-direction. To achieve this stacked system, we need some interconnection method between up and down chips. Wire bonding is the conventional methods, but new technology using Through Silicon Via (TSV) have emerged. TSV has short interconnection length, no limitation of location, and can make small size, so TSV is replacing the role of wire-bonding.
However TSV also has some disadvantage like thermal problem, noise coupling problem, and manufacturing issues. In my research, I have focused on the noise coupling issues of TSV. TSV is constructed of conductor via surrounded by insulation layer. Insulation layer is for isolation between silicon substrate and conductor via, but this insulation layer is very thin, have high capacitance. So, for high frequency signal, this insulation layer can't do its original role, isolation. So this high frequency signal can easily be coupled to active circuit which is located near TSV. And degrade circuit performance.
In this paper, I have modeled the coupling path between active circuit and TSV, and analyzed the coupling mechanism of this coupling path, also verified the proposed model by measurement. Then, as an application, proposed and verified noise coupling model was used to PLL for performance degradation simulation
기존 2차원 집적회로의 한계를 극복하고 보다 높은 집적도, 저렴한 가격의 집적회로를 만들기 휘하여 3차원 집적회로가 떠오르는 기술로 다가오고 있다. 3차원 집적회로를 위해선 칩과 칩을 연결할 수 있는 방법이 필요하고, 이에 따라 실리콘 관통 비아가 떠오르는 기술로 등장하고 있다. 그러나 실리콘 관통비아를 사용하게 될 경우 실리콘 기판을 통한 잡음전달 현상이 발생하게 된다. 기존의 2차원 집적회로에서는 가드링, Deep-Nwell 등의 방법을 이용하여 이러한 실리콘 기판을 통한 잡음전달 현상을 방지할 수 있었다. 그러나 3차원 집적회로, 실리콘 관통비아가 사용된 경우, 이와 같은 기존의 방법에 대한 효과가 증명되지 않았고, 일부 방법은 사용이 불가능해진다. 따라서 실리콘 관통비아가 사용된 3차원 집적회로에서 이러한 잡음 전달 현상에 대한 분석과, 모델이 필요하게 된다. 또한 기존에 사용되어진 실딩기법의 효과가 3차원 집적회로에서는 얼마나 효과를 가지는 지, 어떤 식으로 사용하였을 경우 가장 뛰어난 효과를 가지는 지 분석할 필요가 있다. 이 연구에서는 3차원 집적회로에서 실리콘 관통비아와 엑티브 회로 사이의 잡음전달 현상을 설명하는 모델을 제시하였고, 측정을 통해서 제시한 모델을 검증하였다. 또한, 이런 현상이 실제 회로에 어떤 영향을 미치는 지 위상고정 루프 (PLL) 와 모델을 이용한 시뮬레이션으로 확인해 보았다.
