On-chip communication architecture have a significant impact on the throughput, latency and power consumption of complex SoCs as technology scales to deep submicron. For high clock frequency, global wire delay and pipeline register is most important factors which affect the area, frequency and power consumption of the on-chip communication architecture. The traffic congestion is also important factor, which leads to the degradation of throughput of on-chip communication architecture. We present a topology synthesis method for low power cascaded crossbar switches as backbone network in system-on-chip (SoC). Our method provides a topology of minimum-power crossbar switches ,satisfying given bandwidth, latency, frequency and area constraints. Compared to previous works, the major contribution of our work is the exactness of the solution considering wire delay, traffic congestion and pipeline register insertion. The experimental results shows that the topologies optimized for power consumption with given clock frequency achieves more power reduction (up to 38.0%) over existing method and provides a feasible solution over wide frequency range satisfying given all constraints.
반도체 공정 기술의 발전으로 인하여 모바일 폰, 비디오 게임 콘솔 그리고 MP3 플레이어 등의 어플리케이션은 여러 개의 다른 임베디드 프로세서, 전용 하드웨어 유닛 그리고 메모리 등으로 구성된 하나 이상의 칩을 포함한다. 이러한 어플리케이션은 칩내시스템 (SoC)의 복잡도와 컴포넌트 간의 전달되는 정보양의 증가시켰다. 그 결과, 칩내 통신 시스템이 전체 시스템의 성능이나 전력소비 측면에서 미치는 영향을 무시하지 못할 정도로 부각되었다. 특히, 이러한 칩내시스템의 디자인은 저젼력의 휴대용 기기를 목표로 하고 있으므로 칩내 통신 시스템 또한 저전력을 고려하여 설계하여야 한다. 그리고 이러한 어플리케이션은 높은 대역폭과 낮은 지연시간을 요구하는 특성을 가지므로 칩내 통신시스템은 높은 클록 주파수로 동작해야 한다. 높은 동작 주파수로 동작하는 경우, 글로버 와이어와 파이프라인 레지스터가 칩내통신시스템의 면적, 주파수 그리고 전력소모측면에 미치는 영향이 증가하게 된다. 뿐만 아니라 버스 채널의 트래픽 혼잡은 칩내통신시스템의 처리량을 감소시키는 중요한 요인이 된다. 본 논문에서는 칩내시스템의 백본 네트워크로서 사용되는 다단계 크로스바 스위치에 대하여 다루고 있으며, 주어진 성능상의 요구조건을 만족하면서 최소한의 전력을 소비하는 다단계 크로스바 스위치를 위한 토폴로지 합성 밥법을 제시한다. 이전의 논문들과 비교하여 본 논문에서는 글로버 와이어의 지연시간, 트래픽 혼잡 그리고 파이프라인 레지스터의 삽입을 고려하여 솔루션의 질을 향상시켰으며, Mixed-Integer Linear Programming (MILP) 방법을 사용하여 정확한 솔루션을 구하였다. 2가지의 칩내시스템 (모바일과 멀티미디어 어플리케이션)에 대하여 제안하는 방법을 검증하였으며, 토폴로지와 파이프라인 레지스터의 공동 합성 방법을 통하여 기존의 논문 대비 최대 38.04%의 전력 소모의 감소를 보였다. 그리고 주어진 성능상의 제한조건을 모두 만족시키는 가운데 보다 넓은 주파수 영역에 대하여 실행 가능한 솔루션을 제공하였다.
