3-dimensional Integrated Circuit (3D IC) is a 3-dimensional integration of the homo or heterogeneous chips such as memory, logic, RF, analog and sensors. It realizes highly dense packaging and high performance due to smaller form factor and reduced interconnect length by vertical integration. As one of the key technology to provide vertical interconnection method, Through Silicon Via (TSV) enables to 3-dimensionally integrate the system. By using structural dimensions of a TSV structure, the scalable model which can be expanded with structural or dimensional change is proposed and verified by measurement.
In addition, with the proposed scalable model, we analyzed the electrical characteristics of TSV channel depending on design parameters. With the analysis of the TSV channel, we proposed novel TSV Equalizer which can compensate the frequency dependent loss of a TSV for high speed signal transmission.
집적화된 3차원 IC란, 기존의 이차원적인 칩들의 배열로 하나의 시스템을 구현하는 형태에서 동종 혹은 이종 간의 칩을 다음의 그림과 같이 수직적으로 쌓아 올림으로서 삼차원적으로 칩을 배열하는 것이다. 이러한 3D IC는 기존의 이차원적인 시스템에 비하여 칩간의 연결길이가 짧아짐으로써 RC delay와 전력소모가 줄어드는 장점을 가진다. 또한 삼차원적으로 칩을 쌓아 올림으로서 수평적인 면적 소모를 줄일 수 있는 장점이 있어서, 시스템의 성능과 packaging density를 동시에 증가시킬 수 있는 유일한 solution 으로 자리매김하고 있다. 3차원 IC를 집적화시키는데 중요한 기술로 떠오른 것이 바로 관통 실리콘 비아이다. 수직적인 연결을 제공함과 동시에 기존의 와이어 본딩 방법에 비하여 연결길이를 크게 줄임으로서 고집적 고성능의 3차원 IC를 구현하는 중요한 기술이다. 본 논문에서는, 관통 실리콘 비아 구조의 구조적인 파라미터, 물질 특성 등의 설계 파라미터들을 이용하여 확장 가능한 등가 회로 모델을 제안하였고, 이는 실험적으로 증명되었다. 증명된 모델을 바탕으로 관통 실리콘 비아 채널에 대한 전기적인 특성을 분석하여 각 설계 파라미터가 미치는 영향을 파악하였다. 또한 관통 실리콘 비아의 주파수 의존적인 손실을 분석한 것을 바탕으로 관통 실리콘 비아를 직접 이용하여 고속 신호 전송을 보상해주는 관통 실리콘 비아 이퀄라이져를 설계하였고, 그 효과는 시뮬레이션을 통하여 검증되었다.