This thesis proposes a novel time (difference) domain algebraic operation scheme for designing high performance mixed mode systems.
Three basic time domain algebraic circuits in order for building a linear system are proposed : time amplifier, time register and time adder. At first, in order to overcome issues that the existing time amplifiers suffer from, two kind of time amplifiers are presented. A variation tolerant and reconfigurable gain time amplifier is proposed in order to achieve large and stable gain. since a NAND gate based ring oscillator replaces the delay lines in the conventional closed loop time amplifier, considerable amount of power and area could be saved. A phase preamplifier added in front of the PFD of the DLL reduces the input phase offset when the DLL is in lock. It is designed and simulated in 90nm CMOS process and the result shows that the time amplifier guarantees 6.3% of gain error over $\plusmn60\degC$ of temperature variation and 15% of supply variation with consuming only 800uW of power. A differential time amplifier also presented to improve linearity of the TA. Through the supply gating of the conventional time amplifier, two amplified time domain information are temporarily stored and efficiently subtracted. As a result, every even order non linearities are suppressed and hence, 16dB improvement of SFDR is achieved. For the second, the ''time addition'' and corresponding circuits are proposed along with general consideration that should be addressed when a new operation is defined. The time adder is implemented by using two unit gain time registers which are based on supply gated inverter delay cell.
In addition, a time domain accumulator constructed by the time registers and the time adders is implemented to show the validity of the proposed time domain signal processing scheme. Since the stored information of the proposed time register cannot be read multiple times due to the time domain nature, two pairs of the register and adder carry out the accumulation by giving and taking the stored information alternatively each other. A differential single tone sequence of input time difference is generated by a pair of voltage controlled delay lines (VCDLs) and applied to the accumulator for testing. The proposed accumulator is designed and simulated in 90nm CMOS process.
The proposed TDC uses a gated ring oscillator based time-to-digital converter (GRO-TDC) as its main quantizer due to its is inherent first order noise shaping property and forms an open-loop sigma-delta structure with the time accumulator and a digital first order differentiator. The simulation result shows that 40dB of evident noise shaping is achieved. A prototype chip is fabricated in 90nm standard CMOS process however measurement is incomplete and on going except the GDO-TDC. Few suspected mistakes found in pad sharing and the FIB process is in progress for further measurement.
CMOS 공정이 발달과 더불어 트랜지스터 크기가 수십 나노미터 단위로 줄어듦에 따라 집적회로 설계에 있어서 많은 이득을 얻을 수 있지만 그에 상응 하는 단점들 또한 수반된다. 특히 아날로그 혹은 혼성모드 회로 설계자의 입장에서 볼 때 낮아진 공급전압과 상대적으로 증가된 문턱전압은 신호대 잡음비 (SNR) 관점에서 손해를 가져올 뿐더러 정교한 아날로그 블락 설계를 점점 더 어렵게 만들고 있다. 이와 관련해서 새로운 트렌드들이 나타나는데 먼저 기존의 아날로그 영역에서 처리했던 신호들을 디지털 영역으로 가져감이 그 첫번째이고 전압 영역에서의 신호처리를 시간 영역으로 옮김이 두번째이다. 전하-펌프(Charge-pump)를 이용한 기존의 아날로그 위상고정루프 (CPPLL)로 부터 시간-디지털 변환기(TDC)를 사용한 디지털 위상고정루프 (DPLL)로의 도약이 가장 대표적인 예라고 할 수 있겠다. DPLL의 저주파 위상 잡음성능은 TDC의 양자화 잡음이 지배하기 때문에 저잡음 DPLL을 위해서는 고해상도 TDC가 요구되지만 이지만 그 설계가 쉽지 않다. 우리에게 좀 더 친숙하고 상대적으로 많은 연구결과가 보고되어 있는 전압 영역에서의 아날로그-디지털 변환기 (ADC)를 생각해 보면 고 해상도의 변환기를 얻기 위해서 파이프라인 이라든지 오버셈플링을 동반한 시그마-델타구조와 같은 테크닉들을 널리 이용되고 하는데 이는 모두 연산증폭기(OPAMP)와 switched capacitor 필터 같은 하드웨어를 통해 구현되는 전압영역에서 일종의 산술연산(algebraic operation) 을 필요로 한다. 하지만 시간영역에서 이러한 산술연산에 대한 개념은 아직 정의조차 되어 있지 않고 연산을 구현하는 하드웨어도 존재하지 않는다. 만약 시간영역에 있는 어떤 신호에 대해 산술 연산을 수행 할 수 있다면 TDC에도 여러가지 회로적 테크닉들이 적용될 수 있고 따라서 TDC의 잡음성능을 높힐 수 있다는 것이 본 연구의 시작이자 목표이다. 본 논문은 크게 두 단원으로 나뉘는데 먼저 첫 번째 단원은 시간영역 산술연산을 정의하고 그에 따른 물리적인 회로구현에 대해서 다룬다. 시간 증폭(time amplification), 시간 저장(time registration), 시간 덧셈(time addition), 시간 누적(time accumulation)이 정의되고 이 연산들과 그에 따른 회로들이 만족해야되는 조건들이 수학적인 기반으로 부터 유도된다. 두번째 단원은 제안된 연산회로들을 이용해서 고성능 TDC설계에 관한 내용이다. 시간영역 신호처리를 통해 2차 잡음 변조(second order noise shaping)가 가능한 TDC를 설계하였다. 2장에서 시간영역 산술연산을 위안 세가지 기본 연산이 정의 된다. 먼저 기존의 시간 증폭기(time amplifier)의 두 가지 큰 약점인 환경변수 변화에 취학하다는 점과 (vulnerable to PVT variation) 높은 비선형성 (high non-linearity) 을 개선한 변화에 둔감하고 게인조절이 가능한 시간 증폭기와 (A Reconfigurable and Variation Tolerant Time Amplifier) 와 차동 시간 증폭기 (A Differential Time Amplifier) 가 제안된다. 그리고 시간을 저장하고 시간을 더하는 시간 저장기와 시간 덧셈기가 제안된다. 3장에서는 2장에서 정의된 개념과 구현된 회로들의 타당성을 보이기 위해 시간 영역에서 어떤 주파수 응답을 가지는 시스템인 시간 적분기가 소개된다. 4장에서는 시간 적분기를 이용해서 개방회로 시그마 델타 구조의 TDC를 설계하고 이것이 2차 잡음변조의 특성을 통해 아주 높은 해상도를 가짐을 보인다.