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Efficiency improvement techniques of CMOS power amplifiers for wireless communications
서명 / 저자 Efficiency improvement techniques of CMOS power amplifiers for wireless communications / Sung-Min Park.
저자명 Park, Sung-Min ; 박성민
발행사항 [대전 : 한국정보통신대학교, 2009].
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DM0001163

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문지도서관2층 학위논문

ICU/MS09-16 2009

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A power amplifier (PA) is a key element in wireless communication systems. Since the PA consumes most of the battery power in mobile handsets, its efficiency directly affects overall talk time. Therefore, efficiency improvement has been a major issue in mobile PAs. Generally, amplifiers have high efficiency at peak output power, but the efficiency is decreased drastically as the output power decreases. Furthermore, PAs of mobile handsets in some applications operate mostly in the low power region. In those applications, efficiency boosting at the low power region will be very important. Recently, CMOS (Complementary Metal-Oxide Semiconductor) power amplifiers (PAs) have been studied assiduously, though few works have focused on CMOS PAs for polar transmitter applications. Polar transmitters are expected to be the next-generation transmitters. The polar transformer (I-Q to R-$\theta$) decomposes the input of a power amplifier into two types of input signals. The first of these is an RF phase signal, which is applied to the input of a power amplifier, and the second is an envelope signal, applied as a supply voltage. The supply voltage has to be applied through a DC-DC converter or a low drop output regulator circuit in order to supply sufficient power. Polar transmitters can use switching-mode power amplifiers, as the input signals do not contain envelope information. These include Class-D, Class-E, and Class-F amplifiers, which are nonlinear, but very efficient. A CMOS power transistor is known to be viable for switching power amplifiers rather than linear amplifiers; thus, it common to study CMOS switching power amplifiers for polar transmitters. There are two important specifications of power amplifiers for polar trans-mitters. The first is the output dynamic range. It is crucial to obtain enough dynamic range with a given supply voltage range. The second specification is related to efficiency at a low output power. In general, a power efficiency close to the maximum output power is fairly high. However, the efficiency at a low out-put power is very low. Hence, I propose some techniques as a means of improving the efficiency of PAs. The proposed CMOS Class E PA presents an efficiency improvement with a parasitic capacitance compensation circuit. In order to obtain high output power, the PA needs the large size of a main transistor. The larger the transistor size, the higher the parasitic capacitance should be. In particular, the parasitic capacitance affects a distortion of the input voltage signal and decreases the PA's efficiency. Using the compensation circuit, I obtain 7% drain efficiency improvement at a similar output power level. This PA exhibits output power of 26dBm and drain efficiency of 50% at 1.95GHz. To achieve the efficiency improvement in low power region, I propose the digitally power control PA with the array of parallel cascode structure. The power control signals turn on/off the each cascode branch on accordance with the transmit power mode. By doing this, the proposed power amplifier controls the effective channel width of transistor to lower DC power consumption in low power mode. This PA represents 30dB of output power control dynamic range and drain efficiency of 50% at output power of 15dBm. It shows the improvement effect in the output power region where probability density function (PDF) occupies most of overall output power.

이동통신 시스템에서 전력증폭기는 주요 구성요소이고 모바일 핸드셋에서 대부분의 전력을 소모하기 때문에 전력증폭기의 효율은 전체 통화시간에 직접적인 영향을 미친다. 따라서 이동통신용 전력증폭기에서 효율을 향상시키는 것은 핵심 쟁점이 되고 있다. 일반적으로 전력증폭기는 최대 출력파워에서 높은 효율을 나타내지만 출력파워가 낮아질수록 효율도 감소하게 된다. 어떤 어플리케이션에서의 전력증폭기는 대부분 낮은 파워영역에서 동작하므로 이런 어플리케이션에서는 낮은 파워에서의 효율 향상이 매우 중요하다. 이와 같이 전력증폭기에서는 효율 증대가 중요시되고 있으므로 전력증폭기의 효율을 증가시키는 방법을 제안하였고 높은 출력뿐만 아니라 낮은 출력에서도 효율을 향상시키는 전력증폭기를 설계하였다. 높은 효율을 나타내는 전력증폭기를 구현하기 위해서 스위칭 모드로 동작하는 전력증폭기를 설계하였다. 높은 출력파워를 내기 위해서는 많은 트랜지스터의 크기가 필요하고, 트렌지스터의 크기가 커지게 되면 그에 따른 기생 캐패시턴스 성분이 커지게 된다. 이런 기생 캐패시턴스 성분은 입력전압신호를 왜곡시키고 이는 전력증폭기의 효율 감소를 야기시킨다. 이를 방지하기 위해 기생 캐패시턴스 성분을 제거하는 효과를 나타내는 회로를 적용하여 전력증폭기를 제작, 측정하였다. 3.3V공급전압에 최대출력 26dBm, 50%의 효율이 측정되었다. 이는 보상하는 회로를 적용하지 않은 전력증폭기와 비교해 보았을 때, 비슷한 출력레벨에서 7%의 효율 향상을 보이고 있다. 낮은 출력파워 영역에서 효율을 향상시키기 위해 디지털하게 출력전력레벨이 조절되는 병렬 캐스코드로 배열구조를 제안하였다. 필요한 출력 레벨에 따라 파워조절신호가 병렬로 연결된 캐스코드 트렌지스터를 각각 온오프하게 되고, 이는 낮은 출력에서 직류파워소모를 줄일 수 있다. 시뮬레이션을 통해 30dB의 출력파워범위를 보이고 있고, 출력파워15dBm에서 50%의 효율을 나타낸다. 이는 확률밀도함수에서 전체 출력레벨의 대부분을 차지하는 출력파워영역에서 효율향상효과를 보인다.

서지기타정보

서지기타정보
청구기호 {ICU/MS09-16 2009
형태사항 vi, 32 p. : 삽도 ; 26 cm
언어 영어
일반주기 학술대회 및 특허출원 예정(비공개)
저자명의 한글표기 : 박성민
지도교수의 영문표기 : Chul-Soon Park
지도교수의 한글표기 : 박철순
학위논문 학위논문(석사) - 한국정보통신대학교 : 공학부,
서지주기 References : p. 29-30
주제 transmitter
complementary metal-oxide semiconductor
CMOS
power amplifier
Class-E
efficiency
dynamic range
송신기
전력증폭기
효율
동작대역
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