This thesis is composed of two topics. The first topic is regarding 'Analysis and Simulation of Multi Processing Architecture for the Software based CCMP.' Multi-Processing System on a chip (MPSoC) is promising SoC integration technology to support the application which needs high computational performance with low power consumption. In MPSoC, deciding the hardware architecture and partitioning the software for parallel processing play an important role in determining the performance and complexity of MPSoC platform. In this thesis, the CTR with CBC-MAC protocol (CCMP) architecture for MPSoC is proposed. CCMP is security protocol in IEEE 802.11i, which requires iterative substitution, mixing, and key expansion for each frame. The throughput constraints make it impossible to be implemented by single processor. Thus, CCMP should be implemented by MPSoC to speed up the processing time. On the designed hard-ware architecture, the performance of efficient software based CCMP for MPSoC is simulated and the complexity of hardware architecture is analyzed.
The Second topic is regarding “Power aware design for digital baseband of ISO/IEC 14443 Type B RFID Reader.” Low power Radio Frequency IDentification(RFID) reader is growing issue for ubiquitous society. The application of RFID is electronic payment, personal identification, and distribution system. Among these applications, 13.56MHz frequency RFID, which is standardized as ISO/IEC 14443 type A, type B, 15693 and 18000-3, is intended for smart card for electronic payment and personal identification for security. To integrate this RFID reader with other devices with small size battery, low power implementation of 13.56MHz RFID reader is important. In this thesis, design schemes for low power are applied into 13.56MHz RFID reader. Register Transfer Level (RTL) and gate level power optimization are applied for ISO/IEC 14443 Type B RFID reader. The power consumption of RFID reader after low power optimization is compared with it before low power optimization. As a result, fully low power optimized implementation of RFID reader is compared with other works.
본 논문은 두 개의 주제로 구성된다. 첫 번째 주제는 '소프트웨어 CCMP를 위한 다중연산구조의 분석과 시뮬레이션'이다. 다중 연산 시스템(MPSoC)은 복잡한 연산을 저전력으로 수행하여야 하는 프로그램을 지원하기 위한 SoC집적 기술이다. MPSoC에서 하드웨어 구조를 결정하고 병렬처리를 위한 소프트웨어로 분할하는 것은 MPSoC 플랫폼의 성능과 복잡도를 결정하는 중요한 역할을 한다. 이 논문에서는 MPSoC를 위한 CCMP구조를 제안한다. CCMP는 반복적인 치환과 순서 섞기를 이용하는 IEEE 802.11i의 보안 프로토콜이다. IEEE 802.11의 MAC layer의 throughput constraint은 단일 프로세서로 CCMP가 구현되는 것을 어렵게 한다. 따라서 CCMP는 연산속도를 향상하기 위해서 MPSoC로 구현하여야만 한다. MPSoC를 위해 효율적으로 설계된 CCMP의 성능이 시뮬레이션 되고 하드웨어 구조의 복잡도가 분석된다.
두 번째 주제는 ISO/IEC 14443 Type B RFID 리더의 디지털 베이스밴드 부분의 저전력 설계이다. ISO/IEC 14443은 전자지불, 교통, 인증을 위해 사용된다. RFID reader는 전력용량이 제한된 시스템에서 사용되는 경우가 빈번하므로 reader의 저전력 설계는 꼭 필요하다. 이 논문에서는 13,56Mhz RFID 리더에 대하여 register optimization, clock gating, gate level optimization의 저전력 설계 방법을 적용한다. 설계 전후의 power consumption와 complexity를 비교 분석하여 clock gating이 RFID reader에 대해 가장 필요한 저전력 설계이고 TX FIFO, RX FIFO가 RFID 리더의 complexity의 중요한 부분을 차지함을 보인다.
