As the integration technology of System-On-a-Chip (SoC) is being advanced, it becomes possible to satisfy the demands on high-performance or multiple-purpose applications with software implementation. However, for those time-critical applications, a high-speed processor or multiple processors are necessary.
In this paper, we design and implement two applications on one or multiple low-speed processors in software. The paper is composed of two parts.
The first part is regarding ‘Software-based parallel CRC architecture for multi-process system-on-a-chip’. This part explores applicable CRC architectures for MP SoC in order to implement a high-speed CRC. For MP SoC implementation, we firstly propose a new parallel CRC algorithm which describes how to partition the CRC computation resources according to the number of processors. After that, several communication architectures are suggested through the CRC communication flow analysis. With these architectures, we explore the CRC by using TLM (Transaction Level Model). From the simulation results, we present that the FIFO-based architecture is the most efficient architecture for a high-speed CRC than other architectures. In addition, we prove that the CRC with four processors on a FIFO-based architecture meets the latency requirement of the 802.11a WLAN at the highest data rate, 54Mbps.
The second part is concerning ‘Software implementation for multi-protocol 13.56MHz RFID reader’. In this part, we design and implement a multi-protocol 13.56MHz reader in software. In order to satisfy the timing constraint, three level optimization schemes called compile level, syntax level, and architectural level optimization schemes are applied. The execution time of the optimized code is reduced by 85%, so that it fully satisfies the timing constraint at 60MHz EISC core. In addition, the binary code size is minimized up to 211KBytes which is possible to be loaded on the 256KB size memory.
SoC의 집적기술이 발전함에 따라 고속의 성능을 요구하는 시스템이나 다목적의 응용 시스템 구현이 가능해졌다. 그러나 이러한 시간제한 시스템을 위해서는 고속의 프로세서나 멀티 프로세서가 요구된다.
이 논문에서는 두 가지 응용 시스템을 저속의 한 개 또는 여러 개의 프로세서에 소프트웨어 구현을 한다. 본 논문은 두 가지 주제로 구성된다.
첫 번째 주제는 고속의 CRC를 구현에 적합한 MPSoC 병렬 CRC 아키텍처에 관한 것이다. MPSoC에 CRC를 구현하기 위해, 처음 프로세서 개수에 따라 CRC 연산을 어떻게 배분할지를 설명하는 병렬 CRC 알고리즘을 소개한다. 다음에 각 프로세서간 CRC 의 데이터 흐름 특성을 분석하여 적용 가능한 아키텍처를 세 가지 소개한다. 이들은 각각 TLM 시뮬레이션을 통해 성능을 분석해보면, FIFO-based 아키텍처에 구현된 CRC 성능이 다른 아키텍처에 비해 가장 성능이 좋다는 것을 보인다. 또한 case study로써 target system을 802.11a 무선랜이라고 할 때, NoC 또는 FIFO-based 아키텍처 위에 4개의 프로세서를 이용해서 CRC를 구현할 경우, 가장 높은 data rate인 54Mbps에서 요구하는 latency를 만족시키는 것을 증명한다.
두 번째 주제는 13.56MHz RFID reader multi-protocol을 소프트웨어로 구현하는 것이다. 여기서 제한 시간 내에 전송 가능한 모든 프레임을 처리 가능하기 위해 세 가지 레벨의 최적화 방법이 사용되는데 각각은 컴파일러 수준, 문법 수준 그리고 구조 수준의 최적화이다. 세 가지 최적화 방법이 적용된 코드는 최적화하기 전 코드에 비해 처리 시간이 85%나 줄어들어 모든 프레임 전송에 대해 60MHz속도의 프로세서에서 제한 시간 내에 처리된다. 또한 최적화 된 이진 코드 파일 사이즈는 211KByte로 256KB 사이즈의 메모리에 충분히 로딩 가능한 사이즈로 감소한다.
