클럭/데이터 복원기(CDR)는 광통신 시스템의 수신단에서 수신된 입력 데이터가 높은 잡음 특성과 비동기적 성격을 가짐에 따라 저잡음, 동기적 신호 처리를 위하여 요구되는 타이밍 정보를 제공하는 역할을 담당한다.
따라서, 수신된 데이터로부터 정확한 타이밍 정보를 제공해주기 위해 필요한 주요 부분은, 수신된 데이터와 동일한 주파수를 갖는 클럭을 발생시키는 전압제어 주파수발생기부 (VCO), 둘째로, 입력 데이터와 발생된 클럭 사이의 위상차를 검출하고 위상차에 해당하는 펄스를 발생시키는 위상검출기부 (PD)로 크게 구분될 수 있다.
본 논문에서는 10-Gbit/s CDR용 Half-Rate 위상검출기를 MCML Gate를 이용하여 설계하고 그 회로의 시뮬레이션 및 그에 대한 분석에 관한 내용을 중점으로 한다.
전체 Half-Rate 위상 검출기는 일반적 구조인 4 개의 래치와 2 개의 XOR 게이트의 구조를 따르며, 입력데이터의 패턴에 따른 위상검출기의 출력 의존성을 제거하기 위한 방법으로서 새로운 출력 레벨 조정 방법을 제시하였다.
각각의 게이트를 설계함에 있어서 MCML 구조가 가지는 여러 설계 변수들 중에서 핵심 변수 (Voltage swing과 Tail current)를 설정하고, 그 변수들이 Gate의 속도에 미치는 영향 (Rise/fall time, VSR, Propagation delay 등)을 검토한 후 최적 설계 값을 선택하였다.
설계 과정상에서 고속 동작에서 MCML 래치가 가지는 심각한 출력 레벨 변화를 최소화 (최소 10% ~ 최대 28%의 레벨 변화를 제거 가능) 하기 위해 Differential pair단을 추가한 새로운 래치를 제안하였다.
제안된 Half-Rate 위상검출기는Cadence 시뮬레이션 툴을 이용해 TSMC 0.18-$\mum$ CMOS 모델로써 설계되었다. 설계된 MCML Half-Rate 위상검출기는 데이터와 클럭의 위상차 (약 54 ~ 297$\deg$구간)에 선형적으로 비례하는 출력 전압 특성을 보이고 있고, 출력 이득은 약 0.0061 [V/rad] 이다.
