Multi-Band Orthogonal Frequency Division Multiplexing Ultra-Wideband (MB-OFDM UWB) is a standard that can communicate at the high data rate, up to 200M/bps, in the short-range such as home networks. The goal of MB-OFDM UWB system is to achieve low complex, low cost, low power consumption and high data rate.
Conventional monolithic frequency synthesizer is difficult to fulfill the fast switching time (~1ns) of MB-OFDM UWB specifications, because it is required much wider loop bandwidth without sacrificing phase noise and spur performance of the frequency synthesizer. The proposed method to implement the fast switching frequency synthesizer is to use a phase-locked loop (PLL) to generate a fixed LO frequency and a mixing circuitry to generate other required LO frequencies in parallel. A PLL is dominant block affecting the phase noise and spur of the fast switching frequency synthesizer.
This dissertation presents a 2.64GHz CMOS phase-locked loop that meets MB-OFDM UWB specifications such as phase noise and spur. The PLL design employs an integer-N type architecture with a charge pump matched up/down currents and the appropriate loop filter to achieve a optimized phase noise. In addition, the proposed PLL generates I/Q LO signals from the first high frequency divider.
Implemented in a 0.18$\mum$ CMOS technology and measured at a 1.8V supply, the result meets phase noise and spur requirement of the MB-OFDM UWB transceiver. Operating at 2.64GHz, the design consumes 22.1mW in core and achieves a phase noise of -113dBc/Hz at 1MHz offset frequency with a loop bandwidth of 100KHz. The chip area is 1300$\mum$ $\times$ 650$\mum$, excluding pads.
홈 네트워크와 같은 근거리 통신에서 200M/bps 의 높은 데이터전송률로 통신을 할 수 있는 차세대 표준은 다중 대역 직교 주파수 분할다중 초광대역 시스템이다. 이 시스템의 목표는 저가격，저전력，고 전송률, 저 복잡도를 이루는 것이다.
일반적으로 집적화된 주파수합성기는 초광대역 시스템의 빠른 주파수 변화의 요구(~1ns)를 만족하기가 힘들다. 그것은 광대역의 루프 대역에서 은 위상잡음지수와 spur 성능의 저하 없이 기준율 만족해야 하기 때문이다. 초광대역 시스템용 주파수합성기를 구현하기 위해서 제안된 방법은 하나의 고정된 LO 주파수를 만드는 위상동기루프와 원하는 LO 주파수률 병렬로 만들 수 있는 Mixing 회로를 이용하는 것이다. 그렇기 때문에 위상제어 루프는 주파수합성기의 위상잡음지수를 결정짓는 중요한 블록이다.
Integer-N 형태의 위상제어루프는 Charge pump외 Up/Down 전류의 좋은 정합성과 적절한 루프 대역을 선택함으로써 다중 대역 직교 주파수 분할 다중 초광대역 시스템의 요구 사항을 만족시킬 수가 있다. 또한 이 위상제어루프는 첫 번째 나누기 2 회로로부터 4-위상 신호의 L0를 만들어 낸다.
0.18$\mum$ CMOS 공정을 이용하여 제작된 1300$\mum$x650$\mum$ 의 중심면적의 집적회로는 1.8V 전압원에서 측정되었다. 2.64GHz 에서 동작하는 이 위상제어루프는 루프 대역 1OOKHz를 가지며，1MHz의 offset 주파수에서 113dBc/Hz 의 위상잡음지수롤 나타낸다. 그리고 22.1mW의 전력을 소모한다.
