Future multiprocessor system-on-chip (SoC) designs will need novel on chip communication architectures that can provide scalable and reliable data transport. On chip network architectures are believed to be the ideal solution to many of today's SoC interconnection problems. Switching techniques have a significant Impact on the performance and the behavior of the interconnection network. In part I of this paper, we explore several critical aspects in the physical and network layers of the on-chip communication stack that include the on-chip switching schemes and the impact of the packet header on system performance. Based on analysis of NoC communication architecture and protocol, we evaluate and simulate various switching schemes with C++ based NoC simulator. We propose the effective virtual circuit switching scheme that is hybrid type switching method of circuit switching and packet switching for high throughput, low latency, and low drop rate with small buffer size.
The growing complexity of embedded multi-processor architectures for wireless communication systems will soon require highly scalable communication. Current application and technology trends motivate a paradigm shift in on-chip interconnect architectures from bus-based MPSoC to packet switched NoC. In part II of this paper, we propose an architecture exploration and evaluation methodology to help the designer in finding the right NoC communication architecture far wireless communication system design given a set of constraints. In order to evaluate the potential of our methodology for rent applications, we applied this method to IEEE 802.11a system with the tightest constraints of latency and throughput among wireless SoCs. Furthermore, we point out the advantages during the optimization procedure in terms of complexity and energy efficiency that can be obtained by customizing the communication architecture to characteristics of the communication traffic generated by the SoC components.
무선 통신 시스템 개발을 위한 임베디드 멀티 프로세서 아키텍처의 복잡도가 증가함에 따라 저전력, 고성능의 확장 가능한 인터커넥트 아키텍처가 필요하게 되었다. 현재의 어플리케이션과 기술의 흐름은 버스 기반의 멀티 시스템 온칩에서 패킷 스위칭 기반의 네트워크 온칩으로 패러다임이 바뀌어가고 있다. 본 논문에서는 첫 번째 파트에서 효과적인 가상 회선 채널을 제안한다. 스위칭 방식에는 두 가지가 있는데, 하나는 회선 스위칭 방식이고 다른 하나는 패킷 스위칭 방식이다. 회선 스위칭 방식은 트래픽이 생성된 송신 노드가 목적지까지 하나의 경로를 선점하고 연속적인 패킷을 전송하는 방식이므로 일단 경로가 설정되면 패킷 손실없이 고속의 전송이 가능하다 하지만, 경로를 선점하는 지연이 전체적인 패킷 지연을 가져오며, 네트워크 트래픽의 변화에 대한 적응성이 떨어지는 단점이 있다. 이러한 한계를 극복할 수 있는 방법이 패킷 스위칭 방식으로 다중 채널을 통해 패킷 단위로 경로를 찾아가므로 회선 방식 비슷한 스루풋 효과를 가지면서 적응성이 뛰어난 장점이 있다. 하지만, 트래픽 집중화 현상을 피하기 위해 최단 경로가 아닌 먼 경로를 따라 가는 패킷에 의한 지연효과와 교착현상, 패킷 손실, 패킷 해더에 의한 성능 저하가 문제가 된다. 본 논문에서는 가상 회선 스위칭 방식을 사용하여, 연속적인 패킷 전송시 발생할 수 있는 기존의 스위칭 방식의 문제점을 해결하였다. 프루빙 패킷과 데이터 패킷은 동시에 최단 경로의 두 방향으로 전송되고 프로빙 패킷이 찾은 경로가 기존의 설정된 패스보다 짧은 경로라면 가상 회선 채널을 새로운 채널로 바꿈으로서 네트워크 트래픽의 변화에 대한 적응성을 향상시켰다.
본 논문의 두 번째 파트에서는 무선 통진 시스템의 설계시 주어진 스루풋, 지연, 복잡도, 동작 주파수 등의 시스템 요구 사항을 만족시키며 최적의 네트워크 온칩 인터커넥트 아키텍쳐를 연구하고 그 성능 분석을 할 수 있는 방법론을 제안한다. 네트워크 아키텍쳐의 성능을 분석하기 위해 어플리케이션의 설계 요구 사항을 반영하는 지연과 스루풋에 대한 두 가지 부등식을 사용한다. 이 두 부등식으로부터 최소의 요구 동작 주파수를 갖는 조건 (프로세서 수와 버퍼 사이즈, 라우팅 알고리즘, 스위치 아키텍처, 토폴로지)를 결정할 수 있고, 이상적인 호모지니어스한 상태에서 분석한 후 헤테로지니어스한 상황에서 주어진 자원과 전력 소모를 최소화 할 수 있는 방법론을 제안한다. 이것은 주어진 시스템 요구 사항을 만족하는 한도에서 최소의 복잡도를 갖고 낮은 동작주파수로 시스템을 동작시켜서 최소의 버퍼 크기와 전력 소비를 갖는 인터커넥트 아키텍처 설계를 가능하게 한다. 또한 제안하는 방법을 현재 무선 통신 시스템 중 스루풋과 지연 시스템 요구 사항이 큰 IEEE 802.11a 무선랜에 적용하여 다른 실시간 무선통신 어플리케이션에도 적용 가능함을 보였다. 802.11a 시스템의 16us 지연 제한과 54 Mbps의 최대 스루풋 요구 사항을 만족하는 네트워크 온 칩 아키텍처의 조건을 구하고 주어진 자원을 효과적으로 사용하여 전력을 최소화할 수 있음을 보였다. 결과적으로 무선통신 시스템의 단 방향 트래픽 특성, 데이터 사이즈 변환 특성, 지연 및 스루풋의 시스템 설계 요구사항, 최소 전력 소모를 위한 설계 특성을 만족시키기 위해서는 시스템의 주어진 스루풋과 지연 요구 사항을 만족시키고 최소의 전력 소모를 보장 받기 위해 최적의 네크워크 아키텍쳐 (플랫폼 구조, 프로세서 수, 아비트레이션 방법, 토폴로지, 라우팅 방법, 스위치 구조)를 결정할 수 있으며, 할당된 프로세싱 양의 정도에 따라 전력 소모와 자원을 최소화 할 수 있도록 네트워크 파라미터를 결정할 수 있었다. 본 논문에서 제안하는 온칩 네트워크 성능 분석 방법론이 앞으로 활발히 전개될 네트워크 온칩 무선 통신 시스템 개발을 위한 초석이 될 수 있을 것이라고 기대한다.