High performance fast Fourier Transform (FFT) processors are widely used in different areas of application such as communications, radars, imaging, etc. This paper describes the efficient memory-based FFT processor, which can be implemented in 802.11a system. Through analyzing the organization of the memory-based FFT processor, I propose a new addressing scheme, which not only allows access to all the data needed for the butterfly computation simultaneously, but also reduces hardware complexity. Much power consumption in memory and complex multiplier is saved by using butterfly sequence ordering.
IEEE 802.11a WLAN시스템은 패킷을 기반으로 멀티미디어 데이터 전송과 무선 인터넷 응용에 적합한 고속의 데이터 통신을 가능케 한다. 이와 같은 무선통신 시스템을 구현함에 있어 먼저 고려되어야 할 것은 시스템이 차지하는 면적과 소비 전력이라 할 수 있다.
본 논문은 IEEE 802.11a 무선 LAN의 물리계층 구현에 관하여 다루고 있다. IEEE 802.11a 무선 LAN의 물리계층을 구현하기에 앞서 시스템의 정상적인 동작을 위하여 따라야 하는 시간 제약을 규격 집으로부터 분석을 하였다. 그 결과 송신단의 경우 16$mus$, 수신단의 경우 12$mus$ 이내에 물리계층에서 상위계층을 위한 데이터의 처리가 되어야 한다는 것을 확인하였다. 이 후 IEEE 802.11a 시스템 물리계층의 각 블록에서 요구되는 처리시간을 구현을 통해 분석하였고, 또한 각 기능블록이 시스템에서 차지하는 면적을 분석하였다. 시스템을 최적화하기 위하여 송신단에서는 interleaver와 mapper 사이를 병렬처리 함으로 전체 송신단의 물리계층의 처리시간을 단축하였고, 수신단에서는 demapper와 deinterleaver 사이를 병렬처리 함으로 수신단의 물리계층 처리시간을 단축하였다. 이러한 방식으로 단축한 시간은 802.11a 시스템의 물리계층 중 가장 큰 면적을 차지하는 IFFT/FFT 블록에 할당을 하여 처리 시간은 파이프 라인기반 R4SDC IFFT/FFT 프로세서에 비해 54 clock cycles 길지만 보다 60%이상 면적을 줄일 수 있는 메모리 기반 IFFT/FFT 프로세서로 구현함으로써 전체 시스템의 면적을 크게 줄일 수 있었다. 또한 메모리 기반 IFFT/FFT 프로세서를 구현함에 있어 새로운 conflict-free 메모리 어드레싱 방식을 제안하였다. 새로운 메모리 어드레싱 방식은 IFFT/FFT 연산을 수행하는 과정에 필요한 계수를 메모리로부터 엑세스하는 회수와 계수간 switching activity를 줄임으로 저전력 IFFT/FFT 프로세서로 적합하도록 구현을 하였다.
