In this thesis we present a bandwidth enhancement technique for gigahertz broadband circuitry in CMOS technology. In order to improve bandwidth characteristic of an amplifier, the proposed technique uses multi-level on-chip spiral inductor as shunt-peaking elements. Unlike conventional shunt peaking in which an inductor is used in series with load resistor, this proposed shunt-peaking technique, as named inductance enhanced shunt peaking, gives much higher inductance value at the desired frequency. So, using much smaller on-chip spiral inductor, if the proposed technique is used, shunt-peaking phenomenon that gives an extended bandwidth through pole-zero cancellation can be easily achieved even in the 1-2GHz frequency range. However, On-chip spiral inductor like other passive components consumes a lot of chip area, which is typical of RF IC's. So, in order to reduce total chip area, in this thesis, multi-level on-chip spiral inductor is used. Multi-level on-chip spiral inductor used for the bandwidth extension adopts a lumped equivalent circuit model of spiral inductor for simple and accurate inductance expressions. For increasing the spacing between inductor and silicon (Si) substrate, resulting in the reduced substrate losses, the used multi-level spiral inductor is implemented without using the lowest metal level. Besides multi-layer metal option, in order to make high Q on-chip spiral inductor, more conductive metallization schem is used.
Finally, the proposed shunt peaking technique is successfully applied to the 2.5Gb/s transimpedance amplifier implemented in $0.35\mum$ CMOS technology. In order to confirm the effects of signal path bandwidth, two different types of transimpedance amplifier are fabricated. These two implementations show about 50mW power dissipation with 3.3V supply. Transimpedance amplifier with a common-source stage achieves 1.45GHz bandwidth with $57dB\Omega$ transimpedance gain and $5.2pA/\surdHz$ input noise current density. And transimpedance amplifier with a cascoded common-source stage shows $68dB\Omega$ transimpedance gain up to 1,73GHz and $3.3pA/\surdHz$ input noise current density.
최근 무선통신 시장의 광범위한 성장과 함께 실리콘 (Si)은 낮은 가격과 고집적에 대한 시장의 요구를 충족시킬 수 있는 매력적이 물질로 인식되고 있다. MOS 트랜지스터 채널 길이의 계속적인 감소에 힘입어 현재 CMOS를 이용한 실리콘 공정은 수 GHz의 차단 주파수를 가지는 트랜지스터를 제공하고 있으며, 이것은 과거 바이폴라 소자와 같은 보다 비싼 공정으로 만들어졌던 고주파 아날로그 회로를 CMOS를 이용해서도 설계할 수 있다는 가능성을 보여주고 있다. 또한 CMOS를 이용한 설계는 고속의 아날로그 화로와 거대한 디지털 회로를 동시에 하나의 칩으로 만들 수 있는 기회를 제공하므로 보다 높은 시스템 집적화와 낮은 가격을 가져오는 원인이 되기도 한다. 하지만 고 주파에서 동작하는 회로를 CMOS를 이용해서 설계하기 위해서는 보다 세심한 주의가 요구되는데, 이것은 주파수가 올라가면서 기생하고있던 캐패시턴스와 인덕턴스가 회로의 성능에 심각한 제약을 가져오기 때문이다.
고주파 동작을 위해서 증폭기는 광대역 특성을 가져야만 한다. 지금까지 증폭기의 광대역 특성을 얻기 위한 많은 노력이 이루어져 왔는데, 그 중에서 흔히 사용되는 방법이 인덕터를 부하저항과 직렬로 연결한 shunt peaking 방식이다. 이 기술의 장점은 추가의 전력소모 없이 인덕터만으로 대역폭을 넓힐 수 있다는 데 있다. 일반적으로 주어진 기술을 가지고 보다 넓은 대역폭을 얻기 위해서는 보다 많은 전력소모가 필연적이다. 따라서, shunt peaking 방식이 주는 이점은 전력소모가 CMOS를 이용한 설계에서 특별히 중요시 된다는 점을 생각해볼 때 상당히 매력적인 방식이 된다. 하지만, 전력소모에 대한 장점에도 불구하고 기존의 shunt peaking 방식은 상대적으로 낮은 1~2GHz 주파수에서 peaking 현상을 나타내기 위해 상당히 큰 크기의 인덕터를 부하저항과 직렬로 연결해야 하는 문제점을 보이고 있다. 이것은 인덕터를 집적회로로 구현하는데 상당한 부담을 주는 요인으로 작용한다.
기존의 shunt peaking이 가지는 문제점을 해결하기 위해 본 논문에서는 shunt peaking을 위한 새로운 부하 구조를 제시하고 있다. 본 논문에서 제안된 부하 구조는 높은 전압이득과 광대역 특성을 동시에 얻을 수 있는 회로 수조를 보여준다. P-MOS를 이용한 소스-공통 회로에 인덕터를 이용한 감쇄는 출력에서 감쇄로 사용된 인덕턴스를 증폭시키는 효과를 가져오고, 따라서 상대적으로 작은 크기의 인덕터를 사용해서도 1~2GHz에서 peaking 현상을 가능하게 만든다. 또한 본 부하구조는 부하 저항으로 인한 전력이득의 제한을 동일한 바이어스에서 보다 큰 부하저항을 사용할 수 있도록 전류를 나눠주므로 높은 이득을 가져온다.
마지막으로 본 논문은 제안된 부하구조를 $0.35\mum$ CMOS공정을 이용한 2.5Gb/s 트랜스임피던스 증폭기 설계에 적용한 성공적인 사례를 보여준다. 또한 신호전달 대역폭이 회로에 미치는 영향을 살펴 보기위해 본 논문에서는 제안된 부하구조를 채택한 두 가지 종류의 트랜스임피던스 증폭기를 설계하였다. 에미터-공통을 채택한 트랜스임피던스 증폭기의 경우 1.45GHz의 대역폭과 함께 $57dB\Omega$의 이득을 보여준다. Cascode 구조를 채택한 경우는 $68dB\Omega$의 이득과 1.73GHz의 대역폭을 갖는다. 마지막으로 잡음 특성을 살펴보면 에미터-공통과 Cascode는 각각 $5.2pA/\surdHz$와 $3.3pA/\surdHz$의 입력전류 잡음도를 가지고 있음을 확인하였다.
