2.5Gbps burst-mode CDR is newly designed and simulated using ETRI AlGaAs/GaAs HBT with maximum cutoff frequency of 73GHz at collector current 11mA to enable the quick extraction of clock signal from received NRZ burst data and a careful analysis of the results are been followed. This clock recovery scheme is based on matched gated-oscillator and simulation results show that this clock recovery circuit operates up to 2.5Gbps.
To form a gated-oscillator, invertors as well as NOR gate are necessary. NOR logic gate with ECL level is newly designed and simulated. Instead of designing new invertor scheme, a wired NOR gate is used as an invertor for the simplicity. MS-DFF is also designed and simulated, which is used for the retiming of the received data stream. MS-DFF is designed with a differential output buffer stage for pulse shaping as well as for driving $50\Omega$ lines. Simulation results showed that this output configuration generates steeper pulses and reduces ripples compared to output emitter-followers, therefore it is appropriate for the case where maximum bit rates are desired.
The role of CDR is primarily to synchronize the phase of data with that of recovered clock, and therefore it needs to adapt itself to abrupt frequency variations and sudden phase changes. A typical application of the designed CDR (Clock and Data Recovery) circuit in this paper is a system whose operation relies on instantaneous clock recovery even for NRZ data and in the presence of large and sudden phase changes.
This 2.5Gbps high speed CDR circuit presented in this paper can be used in a multi-access packet network such as ATM-PON in which packets may arrive with large amplitude and phase variations.
본 논문은 2.5Gb/s 버스트 모드 광수신기를 위한 클럭 및 데이터 재생기를 최대 차단주파수가 73GHz인 ETRI HBT 파라미터를 이용하여 새로이 설계하고 설계된 회로의 시뮬레이션 및 그에 대한 분석결과를 보여준다. 이 클럭 재생기의 구조는 게이트로 구성된 오실레이터들을 기초로 하며 시뮬레이션 결과 2.5Gbps에서 동작 가능함을 보였다.
이 오실레이터를 구성하기 위하여 NOR 게이트 및 인버터가 필요하다. NOR 논리 회로는 ECL 레벨로 새로이 설계하였으며 인버터는 이 NOR 논리 회로의 입력을 묶어서 구성하였다. 고속의 광통신 시스템의 여러 부분에 널리 이용되는 MS-DFF을 수신된 데이터의 복원을 위해 이용하였으며, 이 회로는 더 깨끗한 펄스 신호를 얻고 입력전압과 출력전압의 레벨을 동일하게 하기 위하여 차동 출력 버퍼단 (differential output buffer stage)을 가진 구조로 설계되었다.
클럭 및 데이터 재생기의 주된 기능은 입력 데이터의 위상을 복원된 클럭의 위상과 동기화 시키는 것으로 따라서 갑작스러운 주파수 변화나 위상변이에 따라 민감하게 반응할 수 있어야 한다. 이러한 재생기는 위상이 변하는 NRZ 입력 데이터에서 빠르게 클럭을 복원해야 할 필요가 있는 수신기가 필요한 시스템에서 그 응용분야를 찾을 수 있을 것 이다.
이 논문의 2.5Gbps 고속 클럭 및 데이터 재생기는 수신되는 패킷의 위상과 진폭이 크게 변하는 ATM-PON과 같은 다중억세스 패킷망에 사용할 수 있을 것이다.
