In this paper, this thesis introduces the MAP decoder model for turbo code in cdma2000 specification, and the MAP decoder optimization used by the force-directed scheduling algorithms. We can compare the Pietrobon’s MAP decoder with the modified MAP decoder. The first, the modified MAP decoder structure have not the BM memory, therefore 245k($12282\times4\times5$) memory remove and N(frame size) time reduce. The second, we can choose the Max-log MAP method. This method decrease the coding gain by 0.3dB, but hardware complexity reduce. The third, the FSMC and the RSMC have the ACS of parallel type. Therefore, we can have only 2 clock for FSMC. The fourth, we can choose the BRSM memory, therefore the BFSMC and the BRSMC is operated the same time, and then as the FSMC memory(or the RSMC memory) is filled, the LLR operation is completed. The modified MAP decoder is shown 1.5 times as fast as the Pietrobon’s MAP decoder.
하드웨어 상위 레벨 합성이란 하드웨어에서 수행할 동작과 만족시켜야하는 목표와 조건으로부터 레지스터 전송 수준의 하드웨어 구조를 설계하는 것이다. 이 하드웨어 합성은 몇 단계의 일로서 구성되는데 첫 번째 단계는 상위단계의 표현을 데이터 종속관계와 제어관계를 나타내는 그래프 형태의 중간 표현으로 변환하는 것이다. 그래프 표현으로부터 하드웨어를 합성하기 위해서는 보통 다음의 3단계의 일을 순차적으로 수행한다. 즉, 각 연산의 제어 순서를 결정하는 스케쥴링, 하드웨어 자원(레지스터, 연산자 등)을 할당하고 상호 연결하는 데이터 경로부 합성, 데이터 경로부를 스케쥴링된 대로 제어하는 제어부의 합성이 필요하게 된다. 상위레벨 합성 중 Force-directed Scheduling 알고리즘은 각 연산들의 분포를 구하여 가능한 여러 시간 단계에 위치하도록 하는 알고리즘이다.
또한 터보 부호기는 1993년 Berrou에 의해 제안된 알고리즘으로 shannon limit에 0.7dB까지 근접하는 획기적인 알고리즘으로 평가받고 있으며 IS2000 규약집에 데이터 전송용으로 사용하도록 되어 있다.
본 논문에서는 터보 코드의 복호를 위한 구성 복호기를 하드웨어로 구현하기 위해 기존에 널리 쓰이던 Pietrobon 방식의 구조를 변형하여 cdma2000 규약집에 제시된 터보 코드는 복호할 수 있는 복호기를 MAP 알고리즘을 설계하였고, Force-Directed Scheduling 알고리즘을 이용하여 최적화를 하였다.
