A high Linear technique for the (CMOS) low noise Amplifier (LNA) is presented, the proposed method uses an additional PMOS transistor for in-creasing the third order inter modulation distortion (IMD3) current, which generated by the CS and CG stages, but gain and noise is trade-off, but not much, this technique is applied to achieve the linearity of CMOS LNA using 0.18 μm technology. The LNA achieved +14 dBm IIP3, 12dB gain, and 1.2dB NF at 2.4 GHz consuming 8.2 mA from 1.8 V supply.
높은 선형성을 가지는 LNA 기술이 제안되었고, 이 방법은 추가적인 PMOS 트랜지스터를 이용하여 CS와 CG 단에서 생성되는 3차 IMD전류를 증가시켰다. 비록 게인과 노이즈의 상관관계 때문에 크게 증가된 성능은 보여주지 못했으나 이 기술은 $0.18 \um m$ 공정에서 CMOS LNA의 선형성을 높였다. 이 LNA는 14dBm의 IIP3, 12dB gain, 1.2dB의 NF를 2.4GHz에서 나타내주었고 전체 전류는 1.8V 공급전압에서 8.2mA를 소모한다.
