Dual-$V_{dd}$ is one of the most effective way to reduce power consumption. In this thesis, we cover all design process of high-level synthesis with minimizing power consumption by using dual-$V_{dd}$. Especially, we propose a complete design framework that starts from dual-$V_{dd}$ shceduling, dual-$v_{dd}$ allocation, and controller synthesis down to the final layout. Its main contributions are power-constrained dual-$V_{dd}$ operation scheduling, dual-$V_{dd}$ register allocation, and dual-$V_{dd}$ allocation for multiplexers. In experiments on benchmark designs implemented in 1.08 V (with $V_{ddl}$ of 0.8 V), 65-nm CMOS technology, our dual-$V_{dd}$ register allocation method reduced both switching and leakage power by 20% on average, respectively, compared to data-path with dual-$V_{dd}$ applied to functional units alone. Detailed analysis of slack histogram, area, wirelength, and congestion were performed to assess feasibility of the design framework.
VLSI 회로에서 전력 소모를 가장 효과적으로 줄일 수 있는 방법 중 하나는 공급 전압을 낮추는 것이다. 하지만 공급 전압을 낮추게 되면 회로의 딜레이가 늘어나기 때문에 높은 공급 전압과 낮은 공급 전압 두 개를 사용하여 critical-path 상에 있는 게이트들에게는 높은 공급 전압을 그 외의 게이트들에게는 낮은 공급전압을 연결하여 딜레이는 늘어나지 않으면서 전력 소모는 줄일 수 있는 이중 전압 방식을 사용한다. 하지만 지금까지의 이중 전압 방식에 대한 연구는 대부분 gate-level 수준에서 이루어졌다. 이런 방식의 경우 netlist를 만들 때 이중 전압을 고려하지 않기 때문에 그 효과가 제한적일 수 밖에 없다. 때문에 본 연구에서는 이중 전압을 고려한 상위 수준 합성 방식을 제안하여 전력 소모를 좀 더 줄이고자 하였다. 제안하는 방식은 크게 3가지로 구분된다. 첫번째로, 기능 유닛(functional unit)에서의 전력 소모를 일정 수준으로 제한하면서 기능 유닛들이 차지하는 면적을 최소화하는 스케줄링 알고리즘을 선형 정수 계획법을 사용하여 제안하였다. 두번째로, 회로의 딜레이를 늦추지 않고 레지스터 개수도 최소화하면서 레지스터에서의 전력소모를 줄이는 레지스터 할당 알고리즘을 제안하였다. 마지막으로 멀티플렉서의 공급전압 할당 알고리즘을 제안하여 멀티플렉서에서의 전력 소모도 줄일 수 있게 하였다. 또한 상위 수준 합성의 출력으로부터 최종 레이아웃에 이르기까지 전체적인 디자인 플로우를 제안하였다.
여러 벤치마크에 대해서 65-nm CMOS 테크놀로지로 합성하여 실험한 결과, 기능 유닛에만 이중 전압을 적용한 방식에 비해 평균적으로 스위칭 전력과 누설 전력이 각각 20\% 감소하였다.
