Processors’ increasing computational capability is driving a need for high-speed links to communicate the processed information. Today’s internal circuits can run at tens of gigabits per second (Gbps), but the bandwidth of the channel limits link performance. Among channel components, the package is becoming a major bandwidth restraint. Wire-bonded plastic ball grid array (WB-PBGA) is the most popular package for cost-effective conventional mid-speed applications. Previous work has studied the use of WB-PBGA packages for up to 10-Gbps data rates. As data rates continue to increase, transitioning to flip-chip interconnects or low-loss substrate materials results in excessive cost. It is therefore increasingly important to provide a high-performance and low-cost packaging solution. This dissertation presents a 40-Gbps packaging solution that uses low-cost WB-PBGA technology.
Since such a high speed is beyond the reach of conventional package design, new design methodologies are proposed, including discontinuity cancellation in signal-current paths and the supply of low-inductance return-current paths. The design methods of bonding wires, vias, ball pads, and power distribution networks are suggested. The effect of each design method is examined quantitatively by both simulation and measurement.
Two versions of four-layer WB-PBGA packages are designed, one according to the proposed methodologies, and the other conventionally. The proposed packaging solution is verified with both frequency-domain measurement and time-domain measurement. The conventional design’s insertion loss is measured above 10 dB at 30 GHz. A resonance occurs even at around at 23 GHz, where the insertion loss increases up to 15 dB. However, the proposed design’s insertion loss is below 3.5 dB at up to 30 GHz, and the 3-dB frequency is higher than 20 GHz. Furthermore, there is no resonance, meaning that the signal does not feel any severe discontinuity when passing through the package.
Measured time domain reflectometry waveforms and jitter histograms also clarify the proposed design’s remarkably enhanced performance over the conventional design. Above all, measured 40-Gbps eye diagrams present a decisive demonstration that the proposed design methodologies achieve 40-Gbps data rate. The conventional design’s eye is closed at 20 Gbps, but the proposed design’s eye is still open at 40 Gbps.
By avoiding the use of low-loss dielectric material and/or advanced packaging technology, the result of this dissertation can provide a low-cost packaging solution for future high-speed serial links.
칩 내 계산 속도의 증가율과 패키지 핀 수의 증가율 사이의 격차가 점점 벌어지면서, 칩과 칩 사이의 고속 링크의 중요성이 어느 때보다 높아지고 있다. 특히, 최근의 칩 내 입/출력 회로는 수십 Gbps까지 무리 없이 동작하고 있으므로, 링크의 성능은 채널의 대역폭에 의해 결정된다. 또한, 여러 가지 채널의 구성 요소 중에 특히 패키지가 채널 대역폭을 좌우하는 가장 중요한 요소가 되고 있다.
Wire-bonded plastic ball grid array (WB-PBGA)는 생산 단가가 저렴하다는 큰 장점이 있어, 상용 중/저속 어플리케이션에 가장 널리 사용되어 왔다. 이 WB-PBGA를 사용하여 데이터 전송 속도를 10 Gbps까지 달성한 연구가 있었으나, 데이터 전송 속도가 더욱 증가함에 따라 flip-chip 기술이나 저 손실 기판을 사용하는 추세이고, 이에 따라 생산 단가가 크게 증가하게 되었다. 따라서, 값싼 패키지 공정으로 우수한 성능을 낼 수 있는 패키지 솔루션의 개발이 매우 중요한데, 본 학위 논문에서는 저가의 상용 WB-PBGA 기술을 사용한 40 Gbps 패키지 솔루션을 제시하였다.
이러한 데이터 전송 속도는 기존의 패키지 설계 기술로는 달성할 수 없기 때문에, signal-current path 및 return-current path 상의 불연속 구조를 해소하는 것을 골자로 하는, 새로운 설계 방법론을 제시하였다. 또한, 이를 구현하기 위한 본딩 와이어, 비아, 볼 패드 및 전력/접지 공급 망의 구체적인 설계 방법을 제안하였고, 이를 각각 시뮬레이션과 측정을 통해 검증하였다.
제시한 패키지 솔루션의 유용성을 증명하기 위해서, 하나는 제안한 설계 방법대로 다른 하나는 기존 방법대로 설계한, 두 가지 버전의 WB-PBGA 패키지를 제작해서 이를 주파수 영역과 시간 영역에서 모두 실험하였다.
주파수 영역의 측정 결과, 기존 패키지의 삽입 손실은 30 GHz에서 10 dB를 상회하고, 특히 23 GHz 근처에서 공진이 발생하는 것으로 나타났다. 그러나 제안된 패키지의 삽입 손실은 30 GHz까지 3.5 dB를 초과하지 않고, 3-dB 주파수가 20 GHz를 넘는 것으로 나타났다. 더욱이, 공진 현상이 나타나지 않은 점은, 신호가 제안된 패키지를 통과하는 동안 어떠한 불연속 구조도 느끼지 못했음을 의미한다.
또한, 시간 영역의 측정에서 TDR 파형과 지터 히스토그램이 제안된 패키지의 성능이 뛰어남을 보여주고 있다. 무엇보다 40-Gbps eye-diagram 측정 결과가, 제안한 설계 방법론으로 40-Gbps 데이터 전송 속도를 달성할 수 있음을 웅변하고 있다. 기존 패키지는 20 Gbps에서부터 eye-diagram이 닫히지만, 제안된 패키지는 40 Gbps까지도 eye-diagram이 여전히 열려있기 때문이다.
이상의 결과로부터, 본 학위 논문은 미래의 고속 직렬 링크를 위한 저가의 패키지 솔루션을 성공적으로 제시하였다.