This work presents a high-performance CMOS harmonic rejection mixer with digitally programmable mismatch calibration circuitry in direct-conversion architecture for ultra-wideband wireless applications such as terrestrial and cable digital TV (DTV) tuner. Among the technical challenges that DTV tuners with direct-conversion receiver architectures operating in the 48-862 MHz DTV frequency band face due to its ultra-wideband characteristics, harmonic mixing in the VHF band of 48-300 MHz between the input RF signal and the local oscillator harmonics is the most critical problem that must be solved.
To obtain a harmonic rejection of over 60 dBc, which is the required specification in ATSC terrestrial and cable DTV standard, a harmonic rejection mixer with mismatch calibration circuitry is proposed. Conventional harmonic rejection mixers suffer from phase and/or gain mismatch and its harmonic rejection performance is severely degraded to 30 to 40 dBc, depending on the amount of mismatch. Also, process, voltage, and temperature (PVT) variations affect the consistency of the harmonic rejection performance.
With the proposed simple mismatch calibration circuitry as well as the algorithm, both phase and gain mismatch can be compensated, thus consistently achieving a harmonic rejection of over 60 dBc without degrading other performance parameters of the harmonic rejection mixer such as power consumption, gain, noise figure, and linearity. To verify its harmonic rejection performance, a prototype direct-conversion receiver chip is implemented using single-poly six-metal 0.18um CMOS technology. Under normal operating conditions, the implemented harmonic rejection mixer with the mismatch calibration circuitry guarantees a measured 3rd-order harmonic rejection ratio of over 70 dBc. To test its robustness to PVT variations, the harmonic rejection ratio of over 20 samples of the fabricated chip is measured at temperature conditions at 0℃ and 60℃ and supply voltages at 1.7 and 1.9 V. After digital calibration, all samples show a measured performance better than 60 dBc against all PVT variations, satisfying the DTV tuner specifications.
본 논문에서는 광대역 CMOS 직접 변환 수신기를 위한 부정합 보정 회로를 제안하였다. 48-862 MHz의 매우 넓은 주파수를 사용하는 디지털 TV 튜너와 같은 광대역 시스템의 경우 고집적의 단일칩 구현을 위해서는 직접 변환 수신기 구조가 가장 최적의 대안이라고 볼 수 있다. 하지만 이러한 광대역 입력 주파수를 갖는 특징에 의해서 3차와 5차 등의 하모닉 성분에 의한 주파수 변환 문제를 해결하는것이 어려운 기술적 문제로 제시되어 왔다. 디지털 TV 튜너 규격에서 요구하는 60 dB 이상의 하모닉 성분 제거를 위해서는 하모닉 제거 혼합기가 사용되어 왔으나 반도체 칩에서 발생하는 위상 및 이득 부정합에 의해서 제거 성능이 크게 제한된다. 따라서 효과적인 하모닉 제거를 위해서는 혼합기 앞 단에 선형성이 매우 우수하고 주파수 튜닝 범위가 넓은 수동 필터를 사용을 해야 한다라는 단점이 발생하게 된다. 따라서 본 논문에서는 디지털 보정을 통해 필터의 도움 없이 혼합기 만으로 60 dB 이상의 3차 하모닉 성분을 제거하기 위한 보정 회로 및 보정 방법을 제안함으로써 성능이 우수한 디지털 TV 튜너의 단일칩 집적을 위한 연구가 되겠다.
제안 된 보정 회로 및 방법을 검증하기 위해 ATSC 지상파 및 케이블 TV를 위한 직접 변환 수신기를 0.18um CMOS 공정을 이용하여 제작을 하였다. 광대역 저잡음 증폭기, LO 생성기, 그리고 보정 회로가 포함된 하모닉 제거 혼합기로 이루어진 칩 측정을 통해 보정의 정도와 그에 따른 하모닉 제거의 정도를 측정하였다. 20개 이상의 샘플 칩을 측정을 한 결과 부정합 보정 전에는 평균적으로 47 dB의 3차 하모닉 제거 성능을 얻을 수 있었고, 보정 이후에는 약 30 dB정도가 개선 된 75 dB라는 매우 우수한 하모닉 제거를 얻을 수 있었다. 제안 된 하모닉 제거 보정 회로 및 방법은 약간의 칩 면적 증가를 제외하고는 수신기의 기본 이득, 잡음, 선형성, 전력 소모 등의 다른 성능에는 영향을 주지 않는다는 장점이 있겠다.
정상적인 동작 조건이 아닌 공정, 전압, 온도의 변화속에서도 제안 된 보정 회로가 보정 코드의 변화 없이 우수한 하모닉 제거 성능을 보이는지를 확인하기 위해 전압 및 온도 변화 실험을 진행하였다. 전압 변화에 대해서는 70 dB 이상의 제거 성능을 유지하는 것을 확인하였고, 0°에서 60° 까지의 온도 변화에서도 60 dB 이상의 성능을 유지함으로써 디지털 TV의 규격을 만족하는 것을 확인하였다. 이 밖에 측정 된 성능으로는 35 dB의 gain, 8 dB noise figure, 20 dBm OIP3, 그리고 총 105 mA의 전류를 소모하였다. 칩 면적은 전체 2 mm² 로 제작되었다.
추가적인 검증을 위해 제안 된 보정 회로가 포함 된 케이블 디지털 TV를 위한 직접 변환 수신기를 0.18um CMOS 공정을 이용하여 제작을 하였다. 저잡음 증폭기, 튜너블 필터, 보정 회로가 포함 된 하모닉 제거 혼합기, LO 생성기, 그리고 베이스밴드 아날로그의 순서로 구성 된 직접 변환 수신기를 제작 하였으며, 33 dB gain (RF front-end), 16.6 dBm OIP3 (RF front-end), 6 dB noise figure (receiver), 그리고 750 mW (receiver)의 전력 소모를 갖는 것으로 측정 되었으며, 전체 칩 면적은 패드까지 포함하여 3.4 × 3 mm² 이다. 하모닉 제거는 제안 된 보정 회로를 포함한 하모닉 제거 혼합기와 앞 단의 튜너블 필터를 통해 48에서 862 MHz 대역에서 모든 차수의 하모닉 대해서 60 dB 이상의 하모닉 제거를 얻을 수 있었다.
최근에는 전력 소모를 최소화 시킨 모바일 ATSC 디지털 TV 수신기를 0.18um CMOS 공정을 이용하여 제작을 하여 측정을 하였다. 저잡음 증폭기와 감쇄기, 전에 비해서 혼합기의 보정 회로의 도움을 고려하여 튜닝 주파수 범위와 감쇄 요건을 줄이고 선형성을 높인 튜너블 필터, 보정 회로가 포함 된 하모닉 제거 혼합기, LO 생성기로 구성 된 수신기는 평균 전력 소모가 130 mW이며, 40 dB gain, 30 dBm의 OIP3, 6 dB noise figure, 그리고 전 대역에 대해서 60 dB 이상의 하모닉 제거 성능을 얻을 수 있었다. 전체 칩 면적은 패드까지 포함하여 3.1 × 2.9 mm² 이다.
