A new scheduling scheme to improve the resource utilization of a low-density parity-check decoder has been proposed in this thesis. In the proposed scheme, a completely overlapped processing of check nodes and variable nodes is ensured to achieve full utilization of resources, increasing the throughput of the decoder and reducing the overall decoding latency. Moreover, no restriction is posed on the formation of the parity check matrix and any preprocessing is also not required prior to the decoding. The effectiveness of the proposed scheme is measured through a series of simulations using WiMax802.16e codes with considering an additive white Gaussian noise channel. Furthermore, the proposed scheme is used to implement a decoder for a (576, 7, 6) irregular code. Altera’s CycloneII FPGA is used to verify the working of the developed decoder.
성긴 패리티 점검 매트릭스로 표현되는 low density parity check (LDPC) 코드는 1960년대 초 Gallager에 의해서 소개되었다. 처음에는 주목받지 못했지만 Mackay에 의해 재발견되어졌고, Shannon 한계에 매우 가까운 성능 때문에 최근 몇 년간 큰 주목을 받아왔다. 또한 훌륭한 에러 수정 능력과 반복되는 디코딩의 단순함 덕택에 이 코드는 WiMax802.16과 DVB-S2와 같은 많은 발전된 유무선 통신 규격에 채택되어 졌다.
LDPC 코드의 디코딩은 CN들과 VN들 사이의 반복적인 soft 메시지 교환을 하는 메시지 전달 알고리즘에 기초 하는데, 일반적으로 메시지는 두 가지 단계로 업데이트 된다. 먼저 CN들이 업데이트 되고 다음에 VN들이 업데이트 된다. 이 메시지 흐름은 PCM을 나타내는 Tanner 그래프의 모서리를 따라 일어난다.
디코더의 하드웨어 이용률을 높이기 위해 두 번째 단계의 시작을 첫 번째 단계의 끝과 합치거나 첫 번째 단계의 끝을 두 번째 단계의 시작과 합치려는 몇몇 시도가 있어왔다. 이런 방법은 두 단계의 부분적인 오버랩을 허용함으로써 행과 열의 연산 순서를 치환해 이루어진다. 하지만 실제 PCM에서는 연산이 오버랩 될 수 있는 비율에 제한이 있다.
본 학위논문에서는 LDPC 디코더를 위한 새로운 스케줄링 방법을 제안한다. 이 방법은 LDPC 디코더의 하드웨어 이용률을 효율적으로 높인다. LDPC 디코더의 행과 열의 연산을 병렬로 처리함으로써 더 나은 자원 활용을 보장한다. 결과적으로 CNU와 VNU의 정지 시간을 줄이기 때문에 출력을 증가시키고 디코딩 대기시간을 줄여준다. 정지시간 동안에 낭비되는 정지전력 소모를 줄일 수 있기 때문에 디코더의 에너지 소모량도 줄어든다. Additive white Gaussian noise (AWGN) 채널을 고려한 WiMax802.16e 코드의 LDPC 코드를 시뮬레이션에 적용해 제안한 방법을 실험하였다. 실험결과 제안한 방법은 원래의 TPBP와 overlap 방법 등 다른 방법들과 비교해서 임의의 PFE를 얻는데 훨씬 적은 사이클이 걸렸다.
최근에 소개된 비교에 기반을 둔 방법과 기존 방법과의 자세한 비교와 함께 LDPC 디코더의 early termination에서 쓰인 몇몇 검증 방법들 역시 검토해 보았다.
더해서 혼합 스케줄링 방법에 기초한 불규칙한 (576,7,6) 코드의 디코더를 설계했고, 검증을 위해 Cyclon II FPGA에 제작하였다.
