This thesis presents a phase detector (PD) quantization noise suppression techniques for low-noise digital phase-locked loops (DPLLs). Unlike conventional DPLLs that require high resolution time-to-digital convertors (TDCs), the proposed DPLL achieves a low-noise performance without it. First is the proportional path in the proposed DPLL is removed in order to suppress the quantization noise of the phase detector (PD). Instead, a zero is added by a sub-feedback loop around the reference phase accumulator to maintain the stability of the loop. Second is sigma-delta modulation (SDM) of division value to reduce spurious tones induced by limited resolution of a TDC. The proposed techniques do not require any precise analog or time domain circuits such as a TDC and hence can be fully synthesized without any calibration. As a result, the noise performance of the proposed DPLL is significantly improved. The proposed DPLL is theoretically analyzed and simulated in CppSim, a time-domain simulator, which shows in-band noise improvement of 10dB at in-band frequency offset. In addition, a prototype chip is implemented in 65nm CMOS process in order to verify the proposed techniques. The prototype achieves -78dBc/Hz at 10kHz offset for a 3-GHz output while dissipating 16.7mW and occupying an area of $0.16 mm^2$.
실리콘 공정기술의 발달로 모스의 게이트 길이가 짧아지면서 아날로그 회로의 성능은 공정, 전압 및 온도 등의 변화에 영향을 많이 받게 되었다. 아날로그 회로의 대표적인 시스템 중 하나인 위상고정루프 또한 공정, 전압 및 온도 변화에 민감하기 때문에 이를 고려한 설계를 해야 한다. 공정, 전압, 및 온도 변화의 영향을 피하는 방법 중에서 위상고정루프의 아날로그 회로 부분을 디지털 회로로 대체하는 것은 여러 방법 중 하나이다. 디지털 위상고정루프는 주파수 및 클럭을 생성하는 디지털코드 제어 오실레이터(DCO)를 제외한 모든 부분이 디지털 로직으로 이루어진다. 시스템을 디지털 로직으로 구성함으로써 앞에서 언급한 공정, 전압 및 온도 변화에 의한 영향을 받지 않을 뿐만 아니라, 디지털 회로 합성을 이용해 시스템을 구현할 수 있기 때문에 설계가 아날로그 위상고정루프보다 수월하다.
디지털 위상고정루프는 공정, 전압, 온도 변화 및 기존 아날로그 위상고정루프에서 문제가 되는 아날로그 특성의 잡음 영향을 받지 않는 대신에 시스템의 한정된 해상도로 인해 발생하는 양자화 잡음의 영향을 받는다. 이 양자화 잡음은 위상차 검출기와 디지털코드 제어 오실레이터에서 나타난다. 저잡음 출력을 위해선 높은 해상도를 가진 시간-디지털 변환기(TDC)가 필요한 기존 디지털 위상고정루프와는 달리 본 논문에서 제시한 디지털 위상고정루프는 시간-디지털 변환기 없이도 잡음 정도를 개선할 수 있다.
본 논문에서 제시하는 방법은 두가지로 다음과 같다. 첫번째는 부가적인 피드백 경로를 만들어서 위상차 검출기의 양자화 잡음을 줄이는 것이다. 두번째 방법은 위상고정루프 주파수 배율 값(N)의 시그마-델타 변조를 통해 출력에서 나타나는 스퍼를 제거하는 것이다. 이 두가지 방법은 모두 디지털적 회로 고안을 통해서 얻을 수 있으므로 구현하기 쉬운 장점이 있다.
본 논문은 제시된 방법을 모델링 기법과 시뮬레이션 및 칩 측정으로 검증하였다. 검증용 칩은 65 nm CMOS 공정을 통해 만들었다. 칩 측정 결과 -78 dBc/Hz (10kHz 오프셋, 3 GHz 출력)의 성능을 얻었으며 핵심회로의 총 전력은 16.7mW을 소모하고 $0.16 mm^2$ 의 면적을 차지한다.