A fully integrated human-like audio processor is proposed and implemented with physiological real time internal gain verification algorithm.
The proposed gain verification algorithm uses a closed loop feedback mechanism to estimate an additional internal gain to a vent, a leakage path and a residual ear canal volume when a hearing aid is worn. By using the proposed algorithm a resonance gain error between the real ear canal and the test cavity can be minimized. In addition, additional gains due to the various internal signal paths also achieved with only internal iteration processes due to the closed loop feedback algorithm. To prove this algorithm with the co-operation of the hearing aid, a hearing aid chip implementation is also accomplished.
The fabricated processor also gives a multi-mode function. The hearing aid mode offers a conventional hearing aid operation with accurate external sound amplification and transmission according to the user’s demands. The smart earphone mode enables to receive an electrical sound signal from an external audio source such as MP3 player. Finally the direction perception mode enables a discrimination of a sound source location which is essential to enhance an understanding of speech. The fabricated hearing aid processor introduces the possibilities of hearing aid as a personal audio assistant device to allow everyone to control and enhance the sounds around us.
To reduce power dissipation and achieve high flexibility, a multi-threshold preamplifier and an adaptive-SNR analog front end is adopted A low power 16 channel DSP with interpolated finite impulse response (IFIR) filterbank for use in digital hearing aids is developed. Coefficient approximation and subsequent sub-expression elimination techniques are used to reduce the computational power requirement for each filter. Additionally, delay elements are implemented using circular buffers to minimize power dissipation from shifting of samples within the filters. The resulting filterbank has inter-band separation of 40 dB and matches typical audiogram prescriptions to within 5% error. Our implementation of the heterogeneous ΣΔ DAC reduces the power consumption with only a slight degradation in performance. It also reduces the power dissipation and the area by 40.4 % and 40.5 %, respectively, and the reported error is only 0.16 % higher than a conventional ΣΔ DAC.
The fabricated hearing aid processor chip reports 122 μW power consumption at a 0.9 V supply voltage and 5.4 $mm^2$ core area occupation at a 0.18 μm standard CMOS technology.
소리를 듣는다는 것은 단순한 감각작용 이상의 의미를 갖는다. 듣는 능력을 상실할 경우 사회적인 활동을 정상적으로 할 수 없고 그 결과로 정신적인 지체까지 이를 수 있다. 듣는 능력의 손실에 의해 생기는 난청(hearing impairment)을 보상하기 위해 사용하는 도구인 보청기(hearing aid)는 난청인의 청력기관으로 입력되는 음향신호를 변형하여 결과적으로 뇌에 의해 인식되는 정도를 정상인과 같아지도록 하는데 그 목적을 두고 있다.
난청환자들의 보청기로 인한 불편함의 종류는 소리의 되울림, 폐쇄감, 과증폭, 주위소음, 언어청취능력의 감소 및 소리의 변형이다. 보청기의 착용으로 인해 외이도의 잔여 체적, 벤트 경로 및 누설 경로 등이 발생하게 되고 이러한 부가적인 구조는 신호의 공명 및 이동의 원인이 된다. 이러한 부가적인 구조에 의해 발생하는 내부 이득은 보청기의 전체 이득에 영향을 주어 외부 청각 검사를 통해 추출한 이득과 실제 환자가 필요로 하는 이득에 차이를 가져오게 된다. 그런데, 일반적인 보청기는 이득 맞춤 및 보정의 과정에서 이러한 부가적인 이득을 고려하지 않고 청력검사만을 통하여 이득을 추출하고 보정함으로써 최초 보정을 통한 개인의 만족도가 극히 낮다. 따라서 지속적인 후(後)보정(Post-fitting management)이 필요하며 이로 인하여 발생하는 이득 보정시간 및 이득 오차는 연령별, 개인별로 그 차이가 크며 이득 보정을 어렵게 하는 가장 큰 이유가 된다. 따라서 본 논문에서는 상기의 문제점을 해결하기 위해 기존의 방식과는 다른 새로운 개념의 보청기를 제안하고 저전력 회로 기술과 함께 CMOS 공정을 사용하여 설계 및 구현함으로써 그 성능에 대한 우수성을 입증하였다.
본 논문에서는 최초로 내부 피드백 제어에 의한 실시간 이득 보정 알고리즘을 제안하였다. 이 알고리즘은 잔여 외이도 체적에 의해 발생하는 공명 이득, 벤트 경로 및 누설 경로에 의해 발생하는 신호의 증가 및 감소를 실시간으로 포착하는 것으로 이득의 증가 및 감소 정도를 신호처리기의 이득계수로 사용할 수 있도록 디지털화하였다. 칩 상에서 추출된 이득 계수를 활용하여 개인의 외이도의 특징을 고려하여 이득 성능을 최적화하는 보청기를 구현하였고 이를 통하여 이득 보정 시간과 발생 가능한 오차를 감소시켰다.
또한 보청기 착용에 인해 발생하는 사회적 수치감을 감소시키고 개인 보조 장치로서의 보청기를 구현하기 위해 이어폰과 보청기를 선택적으로 활성화 할 수 있는 다중 모드 보청기를 구현하였다. 즉 일반적인 경우에는 보청기로 사용할 수 있도록 하고 외부에서의 제어 입력에 의해 이어폰으로도 사용할 수 있도록 구현하였다. 이어폰으로 사용하는 경우에도 외부의 입력은 지속적으로 감지하여 큰 소리나 자극이 있을 경우 경고 신호를 사용자에게 줄 수 있도록 설계하여 외부 소리에 효과적으로 반응할 수 있도록 하였다.
보청기의 전력 소모를 줄이기 위하여 본 논문에서는 다양한 저전력 회로 설계기법을 도입하고 이를 실제 칩으로 구현하였다. Multi-threshold Preamplifier 를 구현하여 대화 영역에서의 선형성을 높이고 전력 소모를 줄였으며 Adaptive-SNR ADC 를 도입하여 외부 환경에 따라 시스템의 전력 소모를 조절할 수 있는 회로 설계기법을 구현하였다. 또한 IFIR 필터를 사용하는 신호처리기를 제작하여 저전력으로 16 개의 음성 채널을 효과적으로 구현하였고 Heterogeneous DAC 를 제안하여 소모 전력과 면적을 기존의 회로에 비해 각각 40.4 % 와 40.5 % 감소시켰다. 0.18 μm CMOS 공정을 이용하여 구현된 디지털 보청기는 5.4 $mm^2$ 의 면적을 차지하며 0.9 V 전원 전압에서 122 μW 의 전력을 소모한다.
