An Unified Phase-Frequency Locking Loop by Combining PLL, DLL, and Injection Locking is designed. Depending upon noise conditions of surroundings, either PLL or DLL with injection locking is chosen to be operated. If the jitter of reference clock is little, DLL should be chosen. Otherwise, to filter out the noise, PLL should be chosen.
With injection locking, low jitter, low phase noise, short locking time, and wide lock range are achieved. In this work, low jitter characteristics is proved by simulations.
Designed circuit is inputted 100MHz reference clock and outputs 400MHz output clock. 4-stage Ring Oscillator is used for voltage-controlled oscillator, and it is shared with PLL and DLL. Specially to guarantee enough delay in DLL, each output stage in delay cells has two optional capacitors. Further, 60dB attenuated reference clock is injected into the input of the first delay cell for injection locking.
This locking loop simply combining PLL, DLL and Injection Locking on a one loop is designed in 0.18-μm CMOS technology. Total power consumption is 3.69-mW under 1.5-V power supply.
PLL, DLL, Injection Locking으로 구성된 통합 위상-주파수 동기 회로를 설계하였다. 주변 환경의 잡음 상태에 따라 DLL과 PLL 중 선택 동작시킬 수 있도록 설계되었다. 참조 클럭 신호의 Jitter가 작을 경우에는 발진기에 Jitter가 누적되지 않도록 DLL을 선택하고, 참조 클럭 신호에 잡음이 많을 경우에는 이를 걸러내기 위해 PLL을 선택한다.
Injection Locking을 이용하여 낮은 지터, 낮은 위상 잡음, 짧은 동기 시간 그리고 넓은 동기 범위 특성을 얻을 수 있다. 이 논문에서 낮은 지터 특성을 가짐을 시뮬레이션으로 증명하였다.
설계한 회로는 100MHz의 클럭을 입력 받아서 400MHz의 클럭을 최종적으로 생성한다. 전압제어발진기로 4단 링 발진기를 이용하였고 이는 DLL과 PLL에서 공유된다. 여기서 얻은 4개의 다른 위상 신호로부터 클럭 조합 회로를 이용하여 발진 주파수의 4배 주파수를 얻는다. DLL 동작 모드에서는 각 Delay Cell 출력 부하에 Capacitor가 걸리게 하여 PLL 동작시보다 충분한 Delay를 확보한다. 한편 첫 Delay Cell의 입력단에 60dB 감쇄시킨 참조 클럭을 주입하여 Injection Locking을 한다.
PLL과 DLL, 그리고 Injection Locking을 간단하게 한 루프에 구현한 이 동기 회로는 0.18-μm CMOS 공정으로 설계되었다. 전체 전력 소모는 1.5-V 전원 전압 하에서 3.69-mW이다.
