An active solution is proposed to overcome the uncertainty and fluctuation of the device parameters in nano-technology memory. The proposed scheme, SAC is composed of sensing blocks, analysis blocks and control blocks. Sensing is to sense the internal status inside the memory device by on-chip sensors. Analysis is to analyze the data from sensors based on pre-defined rules. Control is to control internal parameters such as power supply voltage, timing or duration of control signals for stable and desired operation. It is a kind of closed-loop control systems.
Two applications are shown to prove the effectiveness of the SAC scheme. The first application is SRAM with the SAC scheme. An on-chip timer, temperature sensor, substrate noise detector, and leakage current monitor are used to monitor internal status of chip during operation. From the sensed data, internal supply voltage, internal timing margin from decoding to sensing time, substrate noise from digital area and low voltage level of wordline are controlled. A 512-kb test SRAM chip fabricated with an 80-nm double stacked cell technology, shows that average power consumption is reduced by 9 %, and the standard deviation decreases by 58 %.
The second application is PRAM with the SAC scheme. In PRAM case, more powerful analysis and control are required because of higher complexity and uncertainty than the first case. The uRAMP, an 8-bit RISC processor, is embedded for analysis and control. The uRAMP gives not only analysis and control for the SAC scheme, but also high performance such as a 100-Mb/s/pin read and write throughput.
A 4-Mb test PRAM chip with uRAMP was fabricated in a 90-nm diode-switch PRAM cell process. The uRAMP controls the timing, pulse width and voltage of all control signals for PRAM core according to the algorithm saved in code memory. Test result shows that the distributions of GST cell resistances are improved remarkably. The margin window between the resistance distributions of SET state and RESET state increases by about 2 times. Consequently, a high yield is expected by using the proposed uRAMP and SAC scheme.
반도체 공정의 발달에 따라서 미세 공정의 메모리에서 발생하는 장치 파라미터들의 불확실성과 변동을 극복하기 위해서 적극적인 해결책을 제시한다. 제안하는 방법인 SAC는 센싱 (Sensing) 블록, 분석 (Analysis) 블록, 제어 (Control) 블록으로 구성된다. 센싱이란 칩 안의 센서들을 이용해서 메모리 장치의 내부 상태를 센싱하는 것을 말하고, 분석이란 센서로부터 온 데이터들을 미리 정해진 규칙에 따라서 분석하는 것을 말하며, 제어란 안정적이고 바람직한 동작을 하도록 전원 공급 전압, 제어신호들의 시기와 지속시간 같은 내부의 파라미터들을 조절하는 것을 말한다. 이것은 일종의 폐회로 제어 시스템이다.
SAC 방법의 효용성을 증명하기 위해서 두 가지의 응용사례를 보여준다. 첫 번째 응용 사례는 SRAM에 SAC 방법을 적용한 것이다. 칩 내부의 타이머, 온도 센서, 기판 잡음 감지기, 누설 전류 감시기가 동작 중의 칩 내부 상태를 센싱한다. 센싱된 데이터로부터 내부 전원 전압, 어드레스 해독부터 데이터 센싱까지의 내부 시간 여유, 디지털 영역으로부터의 기판 잡음, 그리고 워드라인의 낮은 전압 수준을 제어한다. 512kb 테스트 SRAM은 80nm 중첩 셀 테크놀로지로 만들어졌으며, 평균 전력 소모가 9% 감소되고 전력소모의 표준편차가 58% 감소되는 결과를 보여준다.
두 번째 응용 사례는 PRAM에 SAC 방법을 적용한 것이다. PRAM의 경우는 더 강력한 분석과 제어를 필요로 하는데 이는 SRAM의 경우보다 더 높은 복잡도와 불확실성을 갖기 때문이다. 8 bit RISC 프로세서인 일명 uRAMP가 분석과 제어를 위해서 내장되었다. uRAMP는 SAC 적용을 위한 분석과 제어를 제공할 뿐만 아니라 100Mb/s/pin 읽기/쓰기와 같은 높은 성능도 제공한다.
uRAMP를 내장한 4 Mb 테스트 PRAM은 90 nm 다이오드 스위치 형태의 PRAM 셀 공정으로 제작되었다. uRAMP는 코드 메모리에 저장된 알고리듬에 따라서 PRAM 코어를 위한 모든 제어 신호들의 시기, 펄스 폭, 전압을 조절한다. 테스트 결과는 PRAM 셀인 GST 셀의 저항 산포가 개선되는 것을 보여준다. SET과 RESET 저항 산포 사이의 여유 폭이 2배 정도 증가한다. 결과적으로 본 논문에서 제안한 SAC와 uRAMP를 사용함으로써 높은 수율을 기대할 수 있다.