One inherent problem of designing power-gated circuits is the implementation overhead required to support the state retention storage to preserve the circuit execution state in standby mode. It is known that reducing the size of retention storage is the most influential factor for minimizing the loss of the benefit (i.e. power saving) obtained from the application of power gating to circuits. However, the possibilities of reducing the size of retention storage in the logic synthesis or physical design stage are quite limited since restructuring the circuit structure may greatly change or violate many other design parameters that have already been optimized. In this thesis, we address a new problem of high-level synthesis with the objective of minimizing the size of retention storage to be used in the power-gated circuits. Specifically, we propose a complete design framework, called HLS-pg, that starts from the power gating aware-scheduling, allocation, and controller synthesis down to the final circuit layout. The key contribution of the thesis is to solve the power gating-aware scheduling problem, namely, scheduling operations that minimizes the number of retention registers required at the (power gating) control step, while satisfying the resource and latency constraints. From experimentation with benchmark designs using 65-㎚ technology, it is shown that HLS-pg generates circuits with 27% less leakage current, even with 6% less circuit area and wirelength, compared to the power-gated circuits produced by conventional method.
VLSI 공정 기술의 발전과 함께 누설전류에 의한 전력 소비가 급격히 증가하고, 누설전류를 줄이고자 하는 여러 기술들이 제안되고 있다. 그 중 파워게이팅은 휴면 상태에서 큰 누설 전류 감소 효과를 보이는 대표적인 기법 중의 하나로, 현재 산업에서도 널리 사용되고 있다. 하지만 파워게이팅은 올바른 회로 동작을 위해 휴면상태에서도 순차회로의 이전 상태를 보존하는 상태 보존 플립-플랍이 반드시 필요한데, 이는 파워게이팅 사용으로 인해 생기는 오버헤드 (누설전류, 면적, 총 전선 길이)의 주된 원인이다. 그러므로 파워게이팅을 적용한 회로에서 필요한 상태 보존 플립-플랍의 개수를 최소화하는 것이 무엇보다 중요하다.
로직 합성 등 하위 설계 단계에서는 이미 대부분의 설계 변수들이 최적화되어 결정되어 있기 때문에, 이 단계에서의 접근 방법은 큰 상태 보존 플립-플랍의 감소 효과를 기대하기 어렵다. 따라서, 본 연구에서는 상위 수준 합성 단계에서 새로운 스케쥴링 알고리즘을 적용하여 상태 보존 플립-플랍의 개수를 최소화하는 방법을 최초로 제안하였다. 최적화된 결과를 얻기 위해 선형 정수계획법을 사용하였으며, 제안하는 파워게이팅을 고려한 상위 수준 합성 과정을 HLS-pg라 명명하였다. 또한, 상위 수준 합성의 출력으로부터 최종 레이아웃에 이르기까지 전체적인 디자인 플로우를 제안하였다.
여러 벤치마크에 대하서 65-㎚ CMOS 테크놀로지로 합성하여 실험한 결과, 파워게이팅을 전혀 고려하지 않고 상위 단계 합성을 거친 기존의 방법에 비해 평균적으로 누설전류는 27%, 면적과 총 전선 길이는 6% 감소하였다.
