As demand of high-resolution images, a new compression standard of still images which has better performance than JPEG is announced, JPEG2000. The mainly distinguished feature of the new standard is applying discrete wavelet transform (DWT). Though it helps higher compression, it generally inherits a lot of computation and iteration. The lifting-based DWT recommended in JPEG2000 standard is reduced the complexity of computation, but it still has problems of critical path delay. In previous works, because the lifting-based DWT has a regular architecture of multiplication and addition, pipelining scheme is adopted to reduce the load of computation time. However, pipeline registers occupy large area. This paper resolves a number of the pipeline registers by look-ahead scheme. The proposed architecture remains critical path delay, but has less than half number of registers. The operating frequency is 100MHz, and logic area without memory is 35k gates. The DWT processor is synthesized in SAMSUNG 0.18um and verified on Terasic DE2 FPGA Board.
높은 해상도의 정지영상의 필요성이 높아짐에 따라 JPEG보다 뛰어난 성능을 가지는 새로운 정지영상 압축 표준인 JPEG2000이 발표되었다. JPEG2000에서 가장 주목할만한 특징은 이산 웨이브렛 변환(DWT)이다. DWT을 통해서 높은 압축률이 가능해졌지만 DWT는 선천적으로 많은 계산량을 가진다. 그래서 JPEG2000에서는 계산의 복잡성을 단순화 시킨 리프팅 DWT를 권장하고 있다. 하지만 여전히 처리지연시간이 긴 문제점이 있다. 이전에 제시된 구조에서는 리프팅 DWT의 덧셈과 곱셈의 규칙적인 구조 때문에 파이프라인 방법을 적용하여 처리지연시간을 줄였다. 하지만 파이프라인 레지스터는 실제 많은 면적을 차지한다. 이 논문에서는 Look-ahead 방식을 이용하여 파이프라인 레지스터 수를 줄인 DWT 구조를 제시한다. 제안한 구조는 처리 지연 시간은 이전의 구조와 비슷하며 레지스터의 수가 이전의 구조에 비해 1/2배 줄었다. 삼성 0.18um에서 제안한 DWT를 설계 합성하였고 100MHz에 동작하며 35k 게이트를 차지한다. 제안한 구조를 검증하기 위해 Terasic DE2 FPGA 보드를 사용하였다.
