Generally, the output matching network of the power amplifier is composed of several inductors and capacitors including choke inductors and dc-blocking capacitors. Because of the lossy characteristic of integrated inductors, the off-chip components are frequently used. However, the off-chip components increase the size and the cost of the power amplifier module (PAM).
If the on chip output matching network is realized, the size of PAM will reduce. Moreover, the cost of PAM will be decreased. That is because the cost of the passive components used in the output network is reduced. Also the on chip output matching will increase the reproducibility of PAM.
However, a quality-factor of the integrated inductor is more low than that of the off-chip microstrip line inductor. The loss of the output matching network degrades the performance of the power amplifier severely. The low quality-factor of the inductor for the matching network is, therefore, a critical problem to be solved for the fully integrated power amplifier. Although the loss of GaAs substrate is much lower than that of Si, it is important to decrease the number of the integrated inductors for the high performance fully integrated HBT power amplifier.
In this work, we designed the low loss output matching network using spiral type transformer for fully integrated HBT power amplifier. The output matching network using a spiral type transformer has lower loss than conventional LC matching network because the number of inductor can be reduced. Moreover, broad frequency characteristic of the transformer output matching network accept a slight error between a simulation and an implementation.
The output impedance of a power cell needs very low impedance for high power operations. For this reason, the output matching network needs high inductance to transfer 50 Ω to very low impedance. Because the impedance transfer ratio of the 1:1 transformer is ideally 1, impedance to be transformed from 50 Ω is high to be implemented for power amplifier. A proposed 1:2 transformer transfer 50 Ω to 12.5 Ω ideally. It is sufficient impedance to power amplifier about 28-dBm.
As a method to get a low impedance load for the power cell, a differential structure is used. If a differential power cell is located at both sides of $1^{st}$ part of the 1:1 transformer, and 50 Ω load is located at $2^{nd}$ part of the transformer, 25 Ω is seen by each pair of the differential power cell. The differential structure does a role of 1:2 transformer automatically. Moreover differential structure needs 2 power cell, each power cell is half size of the power cell of single-ended structure. Half size power cell needs more high load impedance than full size power cell.
The differential power cell that is proposed by WEIS Lab. is used. In this structure, emitter ballast resistors are located between virtual ground and real ground. At DC, emitter ballast resistors do feedback resistor for thermal stability. At AC, emitter ballast resistors do not any role because the resistors are located below virtual ground. Since a differential power cell is used, the power amplifier gets high gain although sufficient ballast resistors are introduced for thermal stability.
Using differential power cell and 1:2 magnetically coupled line transformer, a power amplifier for WCDMA application is implemented. The $P_{1dB}$ of the power amplifier is 28.5 dBm, PAE at $P_{1dB}$ is 40.2\%, and power gain is 29.8 dB at 2.4-GHz. Using on chip output matching network, the power amplifier put sufficient performance for WCDMA application.
일반적으로 전력증폭기의 출력회로는 choke inductor와 dc-blocking capacitor를 비롯한 여러 개의 inductor와 capacitor로 이루어져 있다. 칩 위에서 제작된 inductor의 손실이 크기 때문에 chip 밖의 소자들이 흔히 사용된다. 하지만 칩 밖의 소자들을 이용하면 전력증폭기 모듈의 사이즈와 가격이 올라간다.
만일 칩 위에서 출력정합회로가 구현이 되면 전력증폭기 모듈의 크기가 감소한다. 게다가 전력증폭기 모듈의 가격이 감소한다. 이는 출력정합회로에서 사용된 수동소자들의 가격이 낮아지기 때문이다. 게다가 출력정합회로를 칩 위에서 할 경우 전력증폭기 모듈의 수율이 올라간다.
하지만 집적된 inductor의 Q-factor는 패키지 상의 microstrip line inductor보다 낮다. 출력정합회로에서의 손실은 전력증폭기의 성능을 심각하게 감소시킨다. 그러므로 정합회로의 낮은 Q-factor는 완전 집적화된 전력증폭기를 위해 해결해야될 문제이다. 이 연구에서는 나선형 모양의 변압기를 이용하여 완전 집적 전력증폭기를 위한 낮은 손실의 출력정합회로가 제작되었다. 나선형 구조의 변압기를 이용한 출력정합회로는 기존의 LC 정합회로에 비해 inductor의 갯수가 감소되었기 때문에 낮은 Q-factor를 갖는다. 게다가 변압기의 넓은 주파수 특성은 시뮬레이션과 실제 구현의 차이를 줄일 수 있다.
고전력 전력증폭기를 위한 파워셀의 출력 impedance는 매우 낮다. 이런 이유로 출력 정합회로는 50옴을 매우 낮은 impedance로 변환시켜줄 큰 inductance가 필요하다. 1:1 변압기의 impedance 변환비가 이상적으로는 1이기 때문에 1:1 변압기를 사용하여서는 원하는 impedance 변압비를 얻기 힘들다. 제안된 1:2 변압기는 이상적으로 50옴을 12.5옴으로 변환시켜준다. 이는 28 dBm정도의 전력을 내는 전력증폭기를 위해 적당한 변환비이다.
파워셀로 하여금 낮은 impedance load를 갖게 하는 방법으로 차동구조가 이용되었다. 차동 파워셀이 1:1 변압기의 1차 측 양쪽에 위치하고, 50옴 load가 변압기의 2차 측에 위치하게 되면 각각의 차동 파워셀에는 25옴이 보이게 된다. 차동 구조는 자동적으로 1:2 변압기의 역할을 한다. 게다가 차동 구조는 파워셀 2개를 필요로 하는데 각각의 파워셀은 이전 크기 파워셀의 절반 크기를 필요로 하게 된다. 절반 크기의 파워셀을 위해서는 더 높은 impedance가 필요하다.
WEIS Lab.에서 제안된 차동 파워셀이 사용되었다. 이 구 조는 emitter ballast 저항을 파워셀의가상 접지와 실제 접지 사이에 위치시킨다. DC에서 emitter ballast 저항은 열적 안정을 위해 feedback 저항 역할을 한다. AC에서 emiter ballast 저항은 가상 접지 아래에 위치하기 때문에 아무런 역할을 하지 못한다. 차동파워셀이 사용되었기 때문에 전력증폭기는 base ballast 저항이 충분히 들어가 있음에도 높은 이득과 열적 안정성을 얻게 된다.
차동 파워셀과 1:2 자기결합선 변압기를 이용해서 WCDMA를 위한 전력증폭기가 구현되었다. 전력증폭기의 P1dB는 28.5 dBm이다. P1dB에서의 PAE는 40.2\%이고, 이득은 2.4-GHz이고 29.8 dB이다. 집적된 출력정합회로를 사용하여 전력증폭기는 WCDMA를 위해 충분한 성능을 낸다.
