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(A) 100 to 200 MHz area-efficient LC-VCO based clock generator in 130nm CMOS = 130nm CMOS 공정에서 면적 효율을 가지는 LC-VCO를 사용한 100~200 MHz 클록 발생기
서명 / 저자 (A) 100 to 200 MHz area-efficient LC-VCO based clock generator in 130nm CMOS = 130nm CMOS 공정에서 면적 효율을 가지는 LC-VCO를 사용한 100~200 MHz 클록 발생기 / Sung-Jun Kim.
발행사항 [대전 : 한국과학기술원, 2008].
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This paper presents an area-efficient clock generator based on LC-VCO for low power, high frequency resolution and low jitter. For wide range of the clock output frequency, 100~200MHz, the proposed architecture indirectly produces the clock output through the clock divider from a LC-VCO operating high frequency to reduce inductor size. As the clock divider is placed in the feedback loop, it can reduce the power consumption of the clock divider without additional clock divider comparing the conventional structure. The method to reduce die area due to the inductor occupying large silicon area is introduced. As placing the on-chip loop filter having a large area occupation underneath the inductor of LC-VCO, the clock generator can raise the area efficiency in the proposed architecture.

현대의 VLSI설계에서는 높은 성능의 시스템이 요구 되어짐에 따라, 클록의 정확도가 시스템의 성능을 높이는데 중요한 이슈가 된다. 특히 클록의 정확도와 관련되어 있는 클록 발생기의 지터는 디지털 회로의 타이밍 마진이나 아날로그 회로의 정확성을 감소시키기 때문에 중요한 클록 발생기 스펙 중 하나이다. 이 논문에서는 저지터 특성뿐만 아니라 정해진 전력소비 범위 내에서, 높은 주파수 해상도를 가지는 위상고정루프(PLL)방식의 100~200MHz 저지터, 고정밀, 저전력 클록 발생기의 구조를 제안하였다. 10kHz 고정밀 출력 주파수 해상도와 인밴드 위상 잡음(in-band phase noise)스펙에 대한 분석을 통하여 fractional-N 타입의 위상고정루프 구조를 바탕으로 하였다. 또한 위상고정루프에서 가장 중요한 역할을 하는 전압제어발진기(VCO)의 선택을 위하여, 5mW 내 전력소비와 아웃밴드 위상 잡음(out-band phase noise)과의 trade-off 분석을 통하여 LC-VCO를 이용하였다. 하지만, LC-VCO는 출력 주파수의 튜닝 범위가 좁고, 100~200MHz의 출력주파수를 위해서는 큰 사이즈의 인덕터를 필요로 하게 된다. 이를 해결하기 위하여, 이 논문에서는 전압제어발진기의 출력주파수를 2.3GHz 대역으로 하여 인덕터의 사이즈를 줄였으며, 이 전압제어발생기의 출력을 멀티 모듈러스(multi-modulus) 클록 디바이더를 통하여 출력 클럭을 생성한다. 이 클록 디바이더는 폐루프 안에 존재하여 추가적인 클록 디바이더가 필요하지 않아 전력소비를 줄이며, 출력 클록의 50% duty ratio를 위하여 divided-by-2 디바이더를 포함한다. 또한, 온칩 루프 필터로 인한 면적 소모를 줄이기 위하여, LC-VCO의 인덕터 아래에 저항과 커패시터로 이루어진 루프 필터를 위치 함으로써, 면적의 효율성을 높였다. 그리고 클록 디바이더가 폐루프 안에 존재함으로 인해, 시그마-델타 모듈레이터(DSM)로 인한 양자화 잡음이 증가하기 때문에, 이를 줄이기 위하여 0.5 분주비 스텝을 가지는 fractional 피드백 디바이더를 구현하였다. 비교를 위하여 구현된 일반적인 구조의 LC-VCO는 2.4GHz 동작 주파수의 1MHz 오프셋에서 위상 잡음이 -112dBc/Hz이고, 온칩 루프 필터를 인덕터 아래에 위치한 LC-VCO의 위상잡음은 -110dBc/Hz로써 약 -2dBc/Hz의 차이를 나타낸다. 또한, 전체 클록 발생기의 잡음 전달함수와 잡음 소스를 이용한 시뮬레이션 결과는 4.9ps의 rms지터를 나타낸다.

서지기타정보

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청구기호 {MEE 08012
형태사항 vii, 54 p. : 삽화 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 김성준
지도교수의 영문표기 : Seong-Hwan Cho
지도교수의 한글표기 : 조성환
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 참고문헌 : p. 40-41
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