One of the key technologies for developing 3-D Packaging with vertical interconnection is the interlayer metallization using formation and filling of through silicon vias. In this study, filling of via holes with diameters of 4-100 $\Box m$ and depths of 42-200 $\Box m$ using Cu electroplating was accomplished. Prior to electroplating, the interior regions of the via holes are needed to be coated with Ta layer as an adhesion/diffusion barrier layer and with Cu layer as a seed layer for the subsequent Cu electroplating process. In this work, Ta and Cu thin layers are deposited by using ionized metal plasma (IMP) sputtering. IMP sputtering utilizes inductively coupled plasma to ionize atoms and the resulting gas and metal ions are accelerated towards the substrate due to substrate bias. The flux and energy of these ions can be controlled independently. The deposition profiles of Cu seed layers have a significant effect on the via filling in the subsequent electroplating process. The IMP sputtering enables more conformal deposition of Cu seed layer on the sidewall of the via holes than conventional sputtering. And it is more cost-effective and compatible with large-scale mass production systems than chemical vapor deposition. Deposition profiles of Cu seed layers inside the via holes are closely examined by measuring X-ray intensity ratios of Cu Lα to Si Kα as a function of substrate bias power. The via holes coated with Cu seed layers are then filled with Cu using a periodic pulse reverse current electroplating. Copper-sulfate-based electroplating solution containing chloride ions, SPS, PEG and JGB is used. I analyze the effects of the deposition profiles of Cu seed layers and the various electroplating parameters on the filling of electroplated Cu for the via holes with various diameters and aspect ratios. Complete filling of very fine vertical via holes with aspect ratios of up to 8.7 is achieved without defects by using IMP sputtering and electroplating.
3-D packaging은 최근 급격하게 발전하고 있는 소형 모바일 단말기 제조에 가장 핵심기술로 단말기의 소형화, 경량화, 슬림화를 이루기 위해 지금도 많은 연구가 이뤄지고 있다. 그러나 지금까지는 3-D packaging 실현에 있어서 핵심 기술 중 하나인 through-Si via (TSV) filling에 대한 연구결과가 많이 나오지 못한 상황이다. 이에 본 논문에서는 IMP sputtering과 전해도금을 이용한 via filling 방법을 3-D packaging 분야에 최초로 제시하였으며 seed 형성 조건, 전류밀도, pulse time, 각종 첨가제가 via filling 양상에 미치는 영향을 분석하였다. 특히 본 연구에서는 seed layer의 두께 profile이 후속 via filling에 미치는 영향을 체계적으로 분석하였다.
직경 100 ㎛, 깊이 200 ㎛인 via (종횡비: 2.0)에서 직경 3.8 ㎛, 깊이 42 ㎛인 via (종횡비: 11)까지 IMP sputtering과 전해도금으로 via filling을 행하였으며 직경 5.4 ㎛, 깊이 47 ㎛ (종횡비: 8.7)인 via까지는 완전히 filling할 수 있었고 직경 3.8 ㎛, 깊이 42 ㎛인 via (종횡비: 11)도 75\% 까지 filling 할 수 있었다.
일반적으로 이렇게 작고 고종횡비의 via를 filling 하는데 있어서 ASET 등의 다른 연구 그룹은 CVD를 이용해 seed 층을 형성한다. 그러나 이 CVD 방법은 공정비용이 높으며 증착막과 기판과의 접착력이 매우 좋지 않은 단점을 갖고 있다. 따라서 via filling용 seed 층을 가급적 저비용공정이고 증착막과 기판간 접착력이 우수한 sputtering을 이용해 형성하는 것이 바람직하다.
본 연구에서는 sputtering의 장점을 갖으면서 단점인 poor conformality가 크게 향상된 IMP sputtering을 seed 층 형성에 도입하였다. 일반적인 magnetron sputtering과 IMP sputtering으로 seed 층을 형성했을 때 각각의 via filling의 결과가 큰 차이를 보였다. 즉 직경 10 ㎛, 깊이 66 ㎛ (종횡비: 6.6)인 via, 직경 7.5 ㎛, 깊이 60 ㎛ (종횡비: 8.0)인 via, 그리고 직경 5.4 ㎛, 깊이 47 ㎛ (종횡비: 8.7)인 via를 filling 하는데 있어서, IMP sputtering을 이용해 seed 층을 형성했을 때는 via가 완벽하게 filling될 수 있었으나 일반 magnetron sputtering (substrate bias=0 W)으로 seed 층을 형성했을 때는 via 입구 부분만 filling되었다. IMP sputtering은 기판으로 가속되는 증착 이온들을 via sidewall과 via bottom, via 입구에서 resputtering과 redeposition을 유발하여 seed layer가 보다 conformal하게 되고 roughness가 심한 via sidewall에 continuous한 seed 층을 형성하여 후속 electroplating 공정에서 완벽한 via filling을 가능케 한다.
Single Langmuir probe와 QMS로 plasma potential, ion density 및 ion energy를 substrate bias에 따라 측정하였으며, 그 결과 substrate bias 40 W 전후에서 ion density가 크게 증가하기 시작하고 60 W 이상에서는 포화된 양상을 보였다. Ion energy도 substrate bias에 따라 서서히 증가하여 60 W 이상에서는 포화된 양상을 보였다. 이러한 plasma 진단 결과는 IMP sputtering에서 substrate bias가 증가함에 따라 후속 electroplating 공정에서의 향상된 via filling 결과와 매우 잘 합치되는 것이다.
Via filling 공정인 Cu 전해도금에 있어서 전류 밀도, 교반 등의 조건을 최적화하고 seed 층 형성 공정인 IMP sputtering을 보다 세밀하게 제어한다면 CVD를 이용하지 않고도 종횡비 11인 via까지 완벽하게 filling할 수 있을 것이다.
