These days, high speed data communication is the main issue of the IT industry. In the near future, the data rate of differential serial links will be dramatically increased including memory product. Memory products are an important component in electrical systems, but can also bottleneck system speed performance. This is because the data transmission speeds of memory I/O is lower than for other components. Industry has tried to increase the data speed of memory I/O as with other components, so that it is clear that the data rate of memory product also will be rapidly increased. Thus, high speed data transmission is becoming more and more important in general electrical devices. In this situation, channel loss becomes a serious problem for high speed data transmission on the order of Gbps. Overcoming channel loss is an important issue in high speed data transmission research. Memory interfaces also have problems of channel loss, as with other general systems. Many companies and laboratories have studied ways to enhance the performance of data transmission. Simulation of the designed circuit is an important and unique solution for verification of the traditional design procedure. In this work we apply new technology for enhancing the performance of the system in real products. Chip designers want to know how the product works in the real world, not just simulation. On-chip measurement is difficult and uncertain. Therefore we need an on-chip eye opening monitor for verification. An eye opening monitor can provide us with information about the on-chip eye diagram. The chip designer can receive information about the on-chip eye diagram, which shows what the problem on designed circuit is and how the system works. In this research, we propose to develop an on-chip eye opening monitor with 4ps, 4mv resolution and +/- 6ps uncertainty which means effective time resolution for application to next generation memory I/O, and to use a 65nm memory process (where the effective gate length is 0.11um) to achieve low cost circuit embeddable in memory I/O. Afterwards, we verify the eye opening monitor circuit using a simulation that is compared with a general spice tool.
최근 IT 산업에서 고속 데이터 전송은 점점 중요해 지고 있다. 특히 메모리를 포함한 differential 링크에서의 전송속도 향상은 더욱 더 빠르다. 메모리 제품은 시스템을 구현하는데 꼭 필요한 기기가 되었다. 하지만 이런 메모리 제품의 느린 전송 속도는 시스템 전체의 성능을 저하시키는 요인이 되기도 하였다. 최근 들어 다른 제품들과 마찬가지로 고속 데이터 전송이 가능한 메모리에 대한 연구가 활발해짐에 따라 메모리 제품에서도 고속 데이터 전송에 대한 관심이 높아지고 있다. 하지만 데이터 전송량이 Gbps를 넘어 가면서 고속 데이터 전송에서 채널 손실이 문제가 되고 있다. 이러한 채널 손실을 최소화 하면서 어떻게 하면 고속 데이터 전송을 실현 시킬 수 있는 지에 대한 것이 중요 이슈가 되어가고 있다. 앞서 이야기 한 것처럼 메모리 입출력 단에서 채널 손실을 만회 할 수 있는 여러 기술에 대해서 연구하고 있다. ODT, Equalizer, Offset cancellation, De-skew circuit 그리고 On-chip decap. 등이 있다. 이러한 기술들은 채널 특성이 맞게 설계되어야 한다. 일반적인 디자인 과정에서는 위와 같은 기술들인 실제 제품에 적용되어, 동작할 때 동작 여부나 특성을 파악 하기 어려웠다. 시뮬레이션 데이터에 의존하여 디자인 하는 경우가 대부분이었다. 실제 칩 안에서의 회로 동작을 정확히 판단 할 수 있다면 가장 좋은 디자인 Feedback이 될 것이다. 이러한 문제를 해결 하기 위해서 Eye opening monitor가 필요하다. 실제 On-chip 상에서 eye opening에 대한 정보를 칩 외부에서 관찰 할 수 있게 해주기 때문이다. 본 연구에서는 차세대 메모리 입출력 단에서도 정확한 eye opening을 측정 할 수 있는 eye opening monitor의 타겟 스펙을 제안하고, 제안된 스펙을 만족시키는 eye opening monitor를 디자인한다. eye opening monitor의 time 해상도는 4ps, Voltage 해상도는 4mv 그리고 timing uncertainty는 +/- 6ps로 타겟을 잡았다. 회로를 구현하기 위한 공정은 하이닉스사의 도움을 받아 65nm memory 공정을 이용하였다. 이러한 메모리 공정은 일반적인 로직 공정에 비해 저렴한 비용과 메모리 채널에서의 eye opening monitor을 바로 적용 할 수 있다는 장점을 가지고 있다. 최종적인 디자인이 끝난 후 실제 회로의 동작 여부를 시뮬레이션을 통해서 검증하였다. 기존의 시뮬레이션 툴과 제안된 회로의 시뮬레이션 결과로 eye opening을 비교함으로써 정확도를 측정하였다. 채널 환경에 따른 eye opening 크기를 나타낼 수 있었으며, 높은 해상도 시뮬레이션 결과에 의하면 time은 +/- 5ps정도, voltage는 +/- 25mv 정도의 error를 나타냈었다. 향후 제안된 eye opening monitor가 고속 데이터 전송이 필요한 차세대 메모리 I/O 설계에 중요한 역할을 할 것으로 기대하며, 제안된 회로를 이용한 best sampling receiver나 adaptive equalizer도 기대 할 수 있을 것이다.
