In this dissertation, fabrication and characterization of 3-dimensional multi-gate silicon nanowire-FET (SiNAWI-FET) using a sub-5nm all-around gate FinFET for high performance logic device with consideration of current direction effects and terabit non-volatile memory device using an 8nm silicon nanowire non-volatile memory (SiNAWI-NVM) with oxide/nitride/oxide (ONO) and omega-gate structure are studied. The sub-5nm N-channel SiNAWI-FET with 1.4nm HfO2 and 3nm silicon channel shows an on-state current of 367A/m at VG=VD=1.0V with the off-state current of 500nA/m, which is normalized by the channel perimeter. The sub-5nm transistor was verified by using 3-dimensional device simulations. Both N-channel and P-channel SiNAWI-FET show threshold voltage increment with a decrement of silicon channel width by quantum confinement effects. And due to the current direction effects of multi-gate silicon nanowire transistor, N- and P-channel SiNAWI-FET show the highest driving current on (110)/<110> crystal orientation without device rotation, whereas most 3-dimensional N-channel device reports higher driving current on 45o device rotation rather than 0o. The fabricated 8nm SiNAWI-NVM with 7nm spherical silicon nanowire channel and 3.8/6.4/5.1nm ONO-structure shows 1.7V VT-window from 12V/80sec program condition. The acceptable electrical characteristics and the excellent erase efficiency of 8nm non-volatile memory with thick gate dielectric layer of ONO-structure are influence of the extremely narrow spherical silicon nanowire channel and omega-shaped gate structure by the superior gate controllability. And the silicon nanowire transistor reliability on the condition of negative bias temperature instability (NBTI) is studied using P-channel SOI and body-tied FinFETs with various fin width and substrate conditions. The NBTI is one of the concept of device reliability which is became major product level reliability challenges for the sub-65nm technology node. Both SOI and body-tied 3-dimensional FinFETs show better immunity on NBT-stress at wide fin width devices than narrow fin devices, while the narrow fin FinFETs are more robust to short channel effects and hot-carrier injection (HCI) stress. And the body-tied FinFET shows more stable response to NBT stress than the SOI FinFET due to the non-floating body effects of SOI devices. CMOS lifetime is governed by NBT stress than by HCI stress at condition of low operational voltage and narrow fin width device. Novel approach to estimate the rising (NBT-stress state) and falling (NBT-stress recovery state) behavior of Nth-order on-state current by dynamic negative bias temperature instability (DNBTI) is also studied and modeled. The modified model predicts not only Nth-order DNBTI behavior but also substrate temperature and stress bias effects. And the fin width dependency and the different trends between SOI and body-tied FinFETs are explained with the extracted DNBTI model parameters: time coefficient (n), oxide field coefficient (m), and activation energy (Ea). The proposed model is closely matched with the measured static-lifetime.
본 논문에서는 현재의 실리콘 기술의 한계를 극복하여 소자의 지속적인 축소를 가능하게 하는 실리콘 나노와이어 구조와 게이트가 채널 전면을 감싸는 3차원 all-around gate 구조를 이용하여 5nm 이하급 실리콘 나노와이어 트랜지스터(SiNAWI-FET)를 제작하였다. 또한 나노와이어 트랜지스터의 고유한 특성인 current direction effects를 이용하여 high performance logic 소자의 특성을 layout을 통하여 최적화 시킬 수 있는 가능성을 확인하였다. 또한 8nm의 실리콘 나노와이어 채널과 전자의 저장층으로 SONOS (silicon/oxide/nitride/oxide/silicon) 구조를 사용하며 다중게이트인 -게이트 구조를 이용함으로써 테라비트의 비휘발성 메모리의 구현을 가능하게 하는 8nm급 실리콘 나노와이어 비휘발성 메모리 (SiNAWI-NVM)을 제작하였다. 5nm 이하급 N-channel SiNAWI-FET은 1.4nm의 HfO2 게이트 절연막과 3nm 실리콘 나노와이어 채널을 이용하여 367A/m 의 on-state current와 500nA/m의 off-state current 특성을 얻었다. CMOS SiNAWI-FET는 문턱전압이 quantum confinement effects에 의하여 fin 폭이 감소함에 따라 증가하는 현상과 current direction effects에 의하여 P-channel 뿐만 아니라 N-channel SiNAWI-FET 역시 layout을 회전하지 않은 (110)/<110> 실리콘 채널의 crystal orientation 에서 가장 높은 전류레벨을 보임을 측정을 통하여 최초로 확인하였다. 또한 제작된 8nm의 SiNAWI-NVM은 7nm의 원형의 실리콘 나노와이어 채널과 3.8/6.4/5.1nm의 ONO-구조를 사용하여 12V/80sec의 program condition에서 1.7V의 문턱전압 마진을 보였다. 8nm SiNAWI-NVM은 두꺼운 게이트 절연막 두께에도 불구하고 원형의 나노와이어 구조와 다중게이트 구조에 의하여 단채널 효과를 충분히 제어함으로써 안정적인 동작 특성을 보일 수 있었다. 실리콘 나노와이어 트랜지스터의 신뢰도를 65nm 이하급 기술로 가면서 그 중요성이 부각되고 있는 제품 레벨의 게이트 절연막 신뢰도 분석 방법인 negative bias temperature instability (NBTI) 관점에서 P-channel SOI FinFET과 body-tied FinFET에 대하여 다양한 fin width, substrate의 상황, 그리고 게이트 절연막 구조 에 따라 연구하였다. NBTI를 측정하기 위해서 스트레스를 가한 후 소자의 열화가 개선되는 효과를 억제하기 위하여 slow on-the-fly란 방법과 기존의 stress-measurement-stress 방법을 이용하였다. 측정 결과 SOI- 그리고 body-tied FinFET 모두 silicon-fin 폭이 넓을수록 NBTI 스트레스에 강한 면모를 보임을 처음으로 확인하였다. 이러한 모습은 silicon-fin 폭이 줄어듦에 따라 단채널 특성과 N-channel MOSFET의 hot carrier 스트레스에 대한 신뢰성이 좋아지는 것과 다른 경향성이다. 또한 substrate가 접지되어 있는 body-tied FinFET이 floating 된 substrate를 특성으로 하는 SOI-FinFET에 비하여 NBT-stress에 강한 면모를 보임을 확인하고 모델링 하였다.