Recently, importance of SiP is emerged to implement a system which has low power consumption and a small size because of low manufacturing cost, short time to market and high IP reusability. The SiP of the mixed mode system has a problem that power/ground noises from other chips flow into analog circuits, which makes system malfunctions. The operational amplifier is one of the most important circuits composing an ADC or a DAC. If noises flow into the op amp, the output offset voltage is generated, which makes wrong outputs of ADC or DAC.
In this paper, effect of power/ground bounce noises on the operational amplifier is analyzed and models of the package, chip and circuit are proposed to analyze the DC output offset voltage of the op amp. It is very difficult to expect the output offset voltage of the op amp without estimation of noises. In a practical case, the noises from outside of the chip change to the noises which have other amplitude and phase since the noises pass through capacitance and inductance of the package and chip PDN. In this paper, power/ground distribution network of the package and chip are modeled in lumped elements to extract noises flowing into the circuit. And the equivalent circuit model is proposed to analyze the DC output offset voltage by power/ground bounce noises. We can expect the output offset voltage using these models.
모바일 기기가 보급으로 인해 무선통신의 마켓 수요가 급증하고 있다. 모바일 기기의 수요가 증가하는 만큼 무선통신 칩셋의 수요 역시 급수적으로 증가할 것으로 보이며 이것은 혼성 모드 시스템의 디자인의 중요성 역시 따라서 커짐을 의미한다. 동시에 디지털 동작 클락 주파수 역시 급수적으로 증가하고 있으며 혼성모드 시스템 내부에 집적되는 디지털 부분의 클락 스피드 역시 증가하고 있다. 이러한 현상은 컴퓨팅 파워와 스위칭 노이즈의 증가를 가져온다.
혼성모드 시스템을 구현하기 위해 SoC에 비해 Time to Market이 짧고 IP재사용도가 높으며 개발비용이 적다는 이유로 SiP가 주목을 받고 있다. 하지만 SiP의 경우 SI/PI 측면에서 검증이 되어야 신뢰성이 높아지며 시스템으로써 사용할 수 있다는 전제가 있다. SoC보다도 SI/PI 측면에서 문제를 일으킬 소지가 높다.
혼성 모드 시스템에서 없어서는 안될 소자가 ADC와 DAC이다. 이 회로들은 디지털과 아날로그의 가교 역할을 한다. 시스템에서 디지털 노이즈가 발생을 하여 ADC와 DAC로 흘러들어갈 경우 ADC와 DAC의 가장 중요한 회로 중 하나인 OPamp 는 원하지 않은 DC offset 을 발생시키고 이것은 잘못된 아날로그 값이나 디지털 값을 생성하여 시스템 오동작을 일으키게 된다.
본 연구에서는 패키지에서 발생한 노이즈가 feedback op amp의 output offset에 어떠한 영향을 주는 지에 대하여 분석하였다. 이를 위해 3가지 모델링을 하게 된다. 먼저 칩과 패키지의 Power/Ground Distribution Network 를 모델링하고 해석하여 회로로 유입되는 파워/그라운드 노이즈의 양과 위상을 추정한다. 그리고 회로 내에서의 노이즈 패스를 간단히 규명하기 위해 등가 회로 모델을 제안하고 오프셋을 예측할 수 있는 수식을 이끌어 내었다. 이를 통해 패키지에서 발생한 power/ground bounce noise 가 feedback opamp의 output offset에 어떤 효과를 미치는지 분석한다.
P/G 노이즈가 발생한 점으로부터 원하는 지점. 즉 회로로 유입되는 양은 발생한 양과 같지 않다. 저주파 신호에 대해서는 PCB의 플레인이 단락 상태여서 그대로 유입된다고 볼 수 있으나 고주파 신호에 대해서는 단락 상태로 볼 수 없다. 플레인은 skin effect에 의한 저항과 inductor로 볼 수 있고 플레인과 플레인 사이는 capacitor로 볼 수 있다. 즉 발생한 신호는 보고자 하는 지점에서는 크기와 위상이 모두 변해 있다. 이는 PCB 플레인 뿐만 아니라 PCB와 칩을 연결하는 bonding wire도 인덕터로 생각할 수 있고 칩 내의 P/G용 메탈 라인 역시 저항과 캐패시터로 볼 수 있다. 그러므로 발생한 노이즈로부터 칩 내의 회로로 유입되는 노이즈 양을 예측하기 위해서는 얼마나 잘 전달하는지를 나타내는 지표, 즉 transfer impedance를 알아야 한다. 패키지와 칩의 PDN을 각각 모델링하여 원하는 임피던스를 구하고 이로부터 노이즈 소스를 인가하여 회로로 유입되는 노이즈 양과 위상을 구한다.
회로 레벨에서는 offset 전압이 발생하는 원인과 경로에 대해서 분석한 뒤 이를 수치적으로 해석하기 위해서 기존의 pi 소신호 등가 회로를 보완한 형태의 모델을 제시하고 이를 통해 오프셋이 발생하는 양을 수식으로 표현하였다.
패키지의 PDN 의 모델이 맞게 되었는 지는 VNA를 사용해 측정하여 그 결과를 비교해 본다. 칩의 PDN의 경우에는 TSMC에서 제공하는 모델을 사용하였다. 회로의 모델 검증은 스파이스 시뮬레이션을 통해 하였다.
모델의 검증을 완료한 뒤에는 실제로 패키지에 주파수 별로 노이즈를 인가한 뒤 최종적인 아웃풋 오프셋을 측정한다. 또한 실제로는 단일 주파수의 노이즈보다는 디지털 노이즈가 발생하는 경우가 대부분이므로 디지털 노이즈가 인가되었을 때의 해석 방법을 제시하고 측정결과와 비교하였다.
더 나아가 본 논문에서는 power bounce noise 와 ground bounce noise 의 패스와 주파수 특성을 분석하고 PBN과 GBN의 비율에 따라 오프셋의 변화를 분석하였다. 또한 피드백 저항과 오프셋간의 관계를 분석하며 설계 시 트레이드 오프가 있음을 알았다.
마지막으로 출력 DC 오프셋 전압을 줄이기 위해 전력 접지 노이즈를 줄이기 위한 디자인을 제시한다. Decoupling capacitor를 사용해 회로로 유입되는 노이즈의 크기를 줄여 출력 DC 오프셋 전압을 줄인다.
