A 1.9-GHz RF power amplifier for a polar transmitter is designed and implemented in a 0.18-μm CMOS technology. The power amplifier introduces a new structure which employs additional PMOS stack so that it can reduce the peak voltage that transistors are subjected to. This class E power amplifier uses output voltage combining technique to obtain the required output power. The input and output matching components are all included in a chip. The prototype achieves the maximum output power 28.1 dBm with the maximum power-added efficiency (PAE) 15.1 %. Although the failure of the estimation of the inductance brought out the degradation of expected performance, the validity of p-type switches was shown in the design procedure, with the potentiality of the proposed structure.
본 논문에서는 0.18-μm CMOS 공정을 이용하여 1.9-GHz 대역에서 동작하는 고주파 전력증폭기를 설계하였다. 고주파 전력증폭기는 무선 통신 회로인 송신단의 마지막 부분에서 큰 전력을 발생시키는 역할을 하기 때문에 동작의 신뢰성이 아주 중요하다. 설계된 전력증폭기는 회로 동작의 신뢰성을 향상시킬 수 있도록 출력 측 능동 소자의 양단에 나타나는 전압 차의 크기를 줄여주는 구조를 도입하였다. 이와 같이 능동 소자의 스트레스를 완화시켜주는 회로는 NMOS 증폭단만으로 구성되던 기존의 구조에 추가적으로 PMOS 증폭단을 연결함으로써 구현 가능하며, CMOS 소자의 낮은 항복 전압을 극복하기 위해 이러한 구조에 새롭게 전압 결합 방식을 도입하여, 설계 시 요구되는 와트(W) 급의 출력 전력을 얻을 수 있도록 하였다. 전체 회로의 모든 부분이 하나의 칩 안에 집적되었으며, 측정한 결과 구현된 칩은 28.1 dBm의 출력 전력과 15.1%의 효율(PAE)을 나타내었다. 구조의 인덕턴스를 예측하는 과정에서 세밀하게 고려되지 못했던 부분의 특성 때문에 실제 측정 결과는 기대된 성능에 미치지 못하였지만, 설계 과정에서 p-type switch와 회로 동작의 타당성을 보임으로써 본 논문에서는 제안된 구조의 가능성을 보여주었다.
