To achieve low jitter in phase-locked loop (PLL), many techniques to fix loop characteristics over frequency range were introduced, but could not achieve lowest jitter over whole range because of design margins to be robust against process variations, non-linearity of PLL components, etc. Jitter-minimizing scheme with jitter-measurement can achieve minimum jitter with given conditions, but has not been popularly used because of limitation of jitter-measurement circuit. This thesis proposes an on-chip sub-picosecond jitter-measurement circuit with RC-delay lines. It can achieve sub-picosecond resolution (0.88ps ~ 8.8ps) consuming 1.7-mW, and its area is 0.027㎟. Its non-ideal effects are analyzed, and some techniques are presented and implemented to solve those non-ideal effects.
수많은 ASIC회로들은 각기 다른 다양한 주파수의 클럭을 필요로 하고, DSP 등과 같은 칩에서는 여러 동작 주파수의 클럭이 필요하기 때문에, 광대역 주파수 클럭 발생기가 PLL을 기반으로 널리 개발되고 있다. 클럭의 정확도를 나타내는 지터는 전체 디지털 칩의 성능을 크게 좌우하므로 클럭의 지터를 줄이는 여러 기술들이 계발되었다. 특히 전 주파수 대역에서 loop bandwidth와 damping factor를 일정하게 유지시키고 process variation의 영향을 줄이는 기술들을 이용한 self-biased PLL 등이 나왔지만, 전 주파수 대역에서 최소 지터값을 얻는데에는 한계를 보였다. 이 대신 PLL의 지터를 측정하여 PLL의 loop 특성을 보정해주는 구조를 통해 최소 지터값을 얻을 수 있을 것으로 보이나 온칩 지터 측정과, 보정 알고리즘등에서 한계를 가지고 있다.
PLL에서 지터를 측정하여 보정해주는 목적을 위해 RC-delay line을 이용한 지터 측정 회로를 이 연구에서 제안하였다. 기존 CMOS를 이용한 delay cell과는 달리 저항과 comparator의 입력 capacitance를 이용하여 picosecond 이하의 resolution을 1.7mW의 전력 소모와 0.027㎟의 면적으로 얻을 수 있었다. 특히 이 회로로 얻은 0.88ps resolution은 기존에 나와 있는 TDC resolution 중 가장 작은 것이며, 이보다 작은 resolution도 어렵지 않게 같은 구조로 얻을 수 있다. 그리고 이 회로의 non-ideal한 현상인 process variation, noise, static phase offset, mismatch 등의 영향을 분석, 예측하고, 보정하기 위한 여러 technique들을 사용하여 전체 회로를 구현하였다.
