This dissertation has examined in detail a number of issues related to the integrated radio receivers particularly in the context of CMOS technologies. The techniques in this work have enabled the implementation of a low power high performance CMOS WLAN (IEEE802.11a & HiperLAN type 2) receiver front-end chipset for the direct conversion in a $0.18\mu m$ standard CMOS technology. This receiver front-end consumes less power and yields comparable or better performance with a higher of integration than most commercial receivers available today. This work demonstrates that the merge of CMOS technologies and the direct conversion receiver architecture is the most optimal choice to low cost, low power, and a high level of integration. In order to optimize RF performance in submicron CMOS process, this work investigates and optimizes the passive elements, such as the inductors and the varactors which are the key components in the VCO. The receiver including the integrated quadrature VCOs, the LNA, and the I/Q Mixers dissipates 48 mW (in maximum gain mode) from a 1.8 V supply, achieving a cascade noise figure of 5.3 dB, with -10 dBm IIP3. The QVCO used for LO generation, achieves a close-in phase noise of -115 dBc/Hz at an offset of 1 MHz with 1 GHz tuning range.
To overcome the well-known problem, such as DC offset, IQ mismatch, and 1/f noise of the direct conversion receiver, each block is designed to alleviate the discussed problems. All blocks are adopted differential topology as many as possible to suppress the common noise such as the substrate, the supply, and the coupling noise. The LNA has capability of controlling gains with following additional stage PGA. The purpose of the programmable gain amplifier (PGA) is to require the wide dynamic range and tenability of the system. This enhances the IIP3 by decreasing the gain at a high input-power level. It also provides a role as an active balun in case that single-ended input LNA is used for eliminating the burden of the off-chip balun. The quadrature VCO is based on the directly cross-coupled topology and the frequency tuning is performed by switching capacitor bank to get uniform VCO gain and to suppress AM-PM noise upconversion. DC offset is removed simply using external high pass filtering (AC coupling). The reason of using this simple method is that the WLAN and HiperLAN type 2 have no information around dc.
The dissertation also includes a theoretical model to predict the phase noise of various VCO types. This model is quite simple and intuitive, although it predicts a VCO phase noise with a good accuracy compared to complicated Cadence simulations.
All the details of the design, including the choice of architecture and various circuit designs, such as the LNA, the PGA, the mixers, and the QVCO are discussed with a complete support from simple qualitative theories and are verified by actual measurements.
이 논문은 802.11a를 위한 5 GHz에서 동작하는 수신기를 CMOS를 이용하여 구현한것과 각 회로 블럭에 대한 설계, 특히 QVCO에 대한 위상 잡음에 대한 물리적 해석에 대한 것이다. 직접화를 높이기 위해 직접 변환 방식을 채택 하였으며, 저전력과 낮은 공정 비용을 위해 CMOS 회로로 구현 하였다. 직접 변환 방식에서 잘 알려져 있는 1/f 노이즈와 DC offset 문제를 해결하기 위해 회로적인 방법과 전체 시스템 시뮬레이션을 통하여 High-Pass-Filter의 스펙을 정하여 문제점을 해결 하였다. 이렇게 설계된 수신단은 저잡음 증폭기, IQ 주파수 변환기, 그리고 QVCO 로 구성 되어 있다. 측정결과로 NF = 5.3 dB, IIP = -10 dBm, 그리고 48 mW의 파워를 1.8 V 전압에서 소모한다. 측정된 QVCO의 IQ mismatch는 < 2° 이며, 5 ~ 6 GHz에서 발진을 하며, 위상 잡음 특성은 1 MHz offset에서 -115 dBc를 가지게 된다.
2장에서는 IEEE802.11a의 시스템 스펙을 도출하였고, RF 회로 설계에서 중요한 수동 소자인 인덕터와 가변 커패시터에 대해 여러가지 고려 되어야 할 사항을 설명하였다. 실제 인덕터의 Patterned Ground Shield의 특성과 Silicon substrate에 따른 특성 변화를 측정 모델링 해 보았고, sub-micron 공정에서 metal density를 맞추기 위해 dummy metals을 사용하게 되는데, 이러한 dummy metal이 인덕터의 특성에 미치는 영향을 조사하였다. 그리고 MOS type의 가변 커패시터의 설계에 대해 측정, 조사해 보았다. 이 논문에서 제안된 구조의 가변 커패시터는 1.2 pF 크기가 2 GHz 에서 Q=80 이다. 그리고 6 nH의 인덕터가 3 GHz에서 Q=12이다.
3 장에서는 기존의 싱글 차동 VCO에 대한 해석을 바탕으로, Symmetric type의 VCO, 그리고 Parallel 연결된 QVCO, Series 연결된 QVCO에 대해 위상 잡음 특성에 대해 모델링을 하였다. 이러한 물리적 의미의 노이즈 해석이 실제 Cadence 에서의 시뮬레이션과 잘 일치함을 확인 하였고, 실제 측정 결과 와도 잘 일치함을 회로 구현을 통하여 확인하였다. 모델링을 바탕으로 Series 연결된 QVCO의 구조가 가장 좋은 위상 잡음 특성을 보이며, 이러한 결과를 바탕으로 VCO설계를 구조적으로 할수 있게 하였다.
4 장에서는 각 회로 블럭의 설계에 대한 것이다. LNA 다음에 PGA를 설계함으로써 선형성과 잡음 특성의 조정을 용이 하겠 했으며, 직접 변환 방식에서 가장 설계하기 까다로운 Mixer block을 folded cascade를 이용 함으로써 Gain block에서 선형성과 노이즈 특성을 좋게 하였고, 스위칭 단에서의 1/f 노이즈를 줄이기 위해 PMOS block을 사용하였다. 그리고 QVCO를 설계 함에 있어, 위상 잡음과, IQ mismatch를 고려하여 Parallel 연결된 QVCO를 사용하였고, AM-PM 잡음을 줄이기 위해 커패시터 array를 사용하였다. 5장에서 실제 0.18μm CMOS 공정을 이용하여 설계된 칩을 제작하였으며, 측정된 결과는 Gain = 18 ~ 40, NF = 5.3 dB, IIP = -10 dBm, 그리고 48 mW의 파워를 1.8 V 전압에서 소모한다. 측정된 QVCO의 IQ mismatch는 < 2° 이며, 5 ~ 6 GHz에서 발진을 하며, 위상 잡음 특성은 1 MHz offset에서 -115 dBc를 가지게 된다. 실제 제작된 칩은 기존의 칩에 비해 가장 낮은 전력을 소모 하며 IEEE802.11a 와 HiperLAN type II의 스펙을 다 만족 한다.
