This thesis describes a Software Defined Radio (SDR) transceiver architecture and algorithm for WCDMA applications. SDR technology is characterized to use programmable hardware and reconfiguable software packages. Big differences with conventional transceiver are treating a wide range of frequency and wide bandwidth for analog part, and design of IF mixer with software technology. This thesis also includes a phase noise analysis for VCO design and a design of CMOS WCDMA transmitter.
Motivation is that highly integrated RF circuitry is required to design competitive mobile handsets. The RF front-end for mobile handset consists of transmitter section, receiver section, and frequency synthesis section. Recently all of these sections are studied to design with CMOS technology and SDR technology, which can provide re-useability for hardware and multi-mode operation with software reconfiguration.
VCO is most critical component for frequency synthesis. A phase noise analysis is important to design it with low phase noise characteristics.
For a RF transmitter design, it’s architecture and target specifications for functional blocks should be decided. These can be decided through a studying of system requirements, design considerations for linearity and gain control with a linear-in-dB characteristic.
For the receiver section, SDR Technology is adopted. The proposed receiver architecture is consisted of the relative simple analog part, the 80 Msamples/sec 10 bit ADC and the IQ demodulator.
Goals of this thesis are to propose a SDR architecture and algorithm, and implementing with IF band sampling ADC and IQ demodulator for multi-mode WCDMA receiver. A design method for low noise CMOS VCO and a design for CMOS WCDMA transmitter are included.
Conclusively, the proposed SDR architecture and algorithm can be adopted to design for an efficient multi mode CMOS WCDMA transceiver, because the IQ demodulator shows less than 0.5 dB implementation loss in QPSK mode, 0.6 and 1.0 dB in 16- and 64-QAM modes at the BER of $10^{-6}$.
본 논문을 통해 WCDMA에 적용하기 위한 SDR(software-defined radio) 송수신기 구조 및 알고리듬에 대한 연구가 수행되었다. 제안된 구조는 비교적 간단한 아날로그 부분과 소프트웨어 기술을 적용한 디지털 중간주파수 혼합기를 가지는 것이 특징이며, RF 부분, 중간주파수 부분 및 디지털 신호처리부분으로 구성되도록 고안하여 현재 기술로 제품 적용이 가능하도록 하였다.
RF 부분은 고주파 신호를 40 MHz의 비교적 낮은 중간 주파수로 직접 변환시키면서 20 dB 이득 조절이 가능하도록 하였다. 중간 주파수는 아날로그/디지털신호변환기(ADC)의 특성을 고려하여 향후 활용도를 높이기 위하여 40MHz로 하였으나, WCDMA의 전송 대역을 고려하여 5MHz까지 낮출 수 있다. 낮은 중간주파수는 저전력으로 좋은 성능을 갖는 ADC를 설계할 수 있게 하기 때문에 가능한 한 낮게 하는 것이 좋다.
본 논문에서는 비교적 높은 샘플링 주파수와 좋은 해상도의 특성을 갖는 파이프라인 ADC 구조를 활용하여 80M 샘플링 주파수와 10비트 해상도를 갖는 ADC를 구현하였다. 이 경우 40MHz의 중간주파수까지 적용이 가능하기 때문에 향후 WCDMA와 같이 사용할 다양한 응용 분야에 적용할 수 있다.
디지털중간주파수 처리 부분은 코히어런트 4분활신호변환기(QAM)를 적용하였다. 이것은 중간주파수신호를 기저대역으로 변환 하면서 변조된 신호를 복조하는 기능을 동시에 수행한다. 이를 위하여 샘플링 된 디지털 데이터를 다시 샘플링하는 단계를 거치면서 반송신호를 복원하고, 그리고 복원된 반송신호를 또 다시 샘플링하는 단계를 통해서 심볼 신호를 복원한다. 본 논문에서는 반송신호 복원을 위한 재 샘플링회로는 Piecewise parabolic interpolator를 사용하였고, 심볼 신호 복원을 위한 재 샘플링회로는 linear interpolator를 사용하였다.
설계된 코히어런트 QAM의 특성을 분석한 결과, 10-6의 비트데이터불량율(BER)을 가질 때 QPSK 변조기로 동작하면 0.5 dB 이하의 구현 손실을 나타내고, 16-QAM 변조기로 동작하면 0.6 dB 이하의 구현 손실을 나타내고, 64-QAM 변조기로 동작하면 1.0 dB 이하의 구현 손실을 보였다. 이 때 신호크기는 각각 11 dB, 15dB, 20dB 이상 신호 대 잡음비율(SNR)이 필요하다. 이 결과는 다른 연구 결과와 비교할 때 성능은 동일한 수준이며, 현재 기술로 제품 개발에 적용할 수 있는 것이 특징이다. 향후 WCDMA와 같이 사용할 가능성이 있는 신호 변환 방식이 많이 있을 수 있으며, 지속적인 연구를 통해 소프트웨어 기술을 적용하여 활용도를 확대해 나갈 수 있다.
또한 본 논문에서는 아날로그 회로에서 가장 중요한 부분이라고 할 수 있는 전압제어신호발생기(VCO) 설계에 필요한 위상 잡음(phase noise)을 분석하고, 전압제어신호발생기(VCO)를 설계하여 -132dBc의 위상 잡음을 가지는 것을 확인하였다.
그리고 WCDMA용 RF 송신기 설계에 필요한 구조 설계 및 주요 블록별 규격 설계를 하였고, 온도 변화에 따른 이득 변화가 작은 이득변환증폭기(VGA)를 구현하였다. 그 결과를 분석하여 온도 변화에 따라 0.5 dB 이하의 이득변화를 가지는 이득변환증폭기를 설계할 수 있음을 보였다.
본 연구는 짧은 기간 동안에 WCDMA 송수신기에 관한 여러 가지 연구를 하면서 성과도 있었지만, 아직 많은 부분의 연구가 추가로 필요하다. 넓은 대역에서 동작이 가능한 아날로그/디지털신호변환기(ADC/DAC) 구현이 가장 필요하고, 디지털 신호처리 기술은 개방형 구조 단일 하드웨어 플랫폼에 객체지향적 구조 응용 소프트웨어를 다양하게 로딩하여 사용할 수 있게 하는 것이 필요하다.
