In 3D graphics system, only the primitives wholly or partially inside the view volume are transformed from homogeneous coordinate into screen coordinates. Then, these are sent to rasterization part. Clipping operation is to decide whether primitives are within view volume or not. The primitives wholly inside the view volume are passed to next stage. The primitives intersected by view volume are clipped. Then, inside part of the primitive is sent to next stage. In next stage, perspective division and viewport mapping operations transform homogeneous coordinate to screen coordinate. In conventional graphics hardware, these operations have three data-paths for processing three vertices of a triangle in parallel.
Conventional clipping algorithm can process for all of general polygons. However, this algorithm has long time to process a non-clipped polygon. And it needs intermediate buffer to store intermediate-data generated by clipping against each clip plane. This may increase hardware cost.
In this thesis, we proposed a clipping algorithm and unified architecture for embedded system. First, a clipping algorithm can reduce processing time as deciding quickly whether a triangle is clipped or not. In addition, this algorithm modified conventional clipping algorithm reduces hardware size by eliminating intermediate buffer. Then, we unify clipping stage with perspective division and viewport mapping stage of 3D graphics pipeline (Clipping Engine). This unified architecture can reduce data-path’s size and eliminate the pipeline buffers. This architecture can reduce hardware size for embedded system. But because of reduction of data-paths for perspective division and viewport mapping operation, it may drop performance of clipping, perspective division and viewport mapping stages. To supply for this performance loss, we propose reuse-method to remove redundant operations of perspective division and viewport mapping. This can improve performance of the clipping engine by eliminating redundant calculations of the overlapped vertices in triangle strip. Therefore, the method can reduce processing time of the clipping engine, unified architecture to average 22%.
Architecture of the proposed clipping engine is described by verilog-HDL and is synthesized using 0.13um CMOS technology library. Operation frequency of the implemented clipping engine is 166MHz. It provides the performance up to 11M-triangles/sec at 166MHz. It has the power consumption of 42mW at 166MHz and the area of 156kgates. The clipping engine shows that the performance is only dropped by 19%, but the area can be reduced by 37% than conventional architecture of 3D graphics.
3D 그래픽스 시스템에서 관찰자에 의해 보여지는 공간에 있는 primitives만 등 방향 좌표 계에서 화면 좌표 계로 변형하여 실제 화면에 보여지게 된다. 클리핑 단계에서는 primitives가 관찰자에 의해 보여지는 영역 내에 있는지를 판별하고, 만약 보여지는 영역에 걸쳐지게 되면 교차하는 점들을 새로 구해 새로운 primitives를 만들어 그래픽스 파이프라인의 다음 단에 넘겨 주게 된다.
기존의 일반적이 클리핑 알고리즘은 일반적인 다각형에 대해서 모두 처리할 수 있다. 하지만 이 알고리즘은 하나의 다각형을 처리하는데 많은 시간이 걸리게 된다. 또한, 관찰자에 의해 보여지는 6면의 공간에서 각 경계 평면에 대해서 클리핑을 수행하기 위해 입력 다각형이 저장되어 있는 버퍼와 결과 값이 저장되는 중간 버퍼가 필요하게 된다. 이것은 하드웨어의 가격을 올리게 된다.
이 논문에서는 현재 그래픽스 가속기에 최적화된 클리핑 알고리즘을 제시 하였다. 현재의 그래픽스 하드웨어는 삼각형 단위로 클리핑 동작과 rasterization를 수행한다. 제안된 클리핑 알고리즘은 삼각형에 특성화 된 알고리즘이다. 기존의 일반화된 알고리즘보다 클리핑을 빠르게 수행할 수 있다. 제안된 알고리즘은 기존 알고리즘보다 하나의 삼각형을 처리하는데 평균적으로 54%정도의 처리 시간을 줄일 수 있다. 또한 제안 된 알고리즘은 중간 버퍼를 제거하여 하드웨어 가격도 줄일 수 있다.
우리는 클리핑 단계와 등방성 좌표 계에서 화면 좌표 계로 변환하는 perspective division 단계, viewport mapping 단계를 통합하여 클리핑 엔진을 구현하였다. 통합된 구조는 기존의 파이프라인으로 분리된 구조보다 성능이 떨어질 것이다. 이러한 성능 저하를 보완하기 위해 재사용 방법을 사용하였다. 구현된 클리핑 엔진은 연속된 삼각형이 클리핑이 되지 않을 때 중복되는 계산(perspective division & viewport mapping)을 제거하기 위해 이전 삼각형의 두 개의 결과를 재사용하였다. 이는 중복되는 연산을 제거함으로써 클리핑 엔진의 처리 시간을 평균 22% 줄여준다.
구현된 클리핑 엔진은 기존의 구조보다 19%의 성능 저하를 보이지만 하드웨어 면적은 37% 줄일 수 있다. 즉, 하드웨어 면적이 작고 적절한 성능을 가져야 하는 내장형 시스템에 제안된 클리핑 엔진이 채용될 수 있다.
이 논문에서 제안된 클리핑 엔진을 Verilog-HDL로 기술하여 0.13um CMOS 라이브러리로 합성하였다. 합성된 클리핑 엔진의 동작 주파수는 166MHz이며, 이 주파수에서 초당 최대 11M-triangles를 처리할 수 있다. 파워는 166MHz로 동작할 때 약 42mW이며, 면적은 155kgates 정도 된다.
