As technology develops, the clock frequency of high speed digital system is increasing and the design of interconnects becomes more dense. Therefore, the modeling and the consideration of crosstalk is important for reliable operation in high speed digital design.
In this thesis, I proposed the crosstalk parameter modeling method by even-mode and odd-mode analysis from 2-port S-parameter measurement. And the proposed method was applied to the redistribution layer of Wafer Level Package (WLP) and high speed interconnection on Printed Circuit Board (PCB). WLP is the one of the chip scale package and has the advantages because it can be packaged and tested by wafer scale before dicing and also has possible minimum size.
In the extraction procedure, mutual capacitance and mutual inductance of the coupled interconnection lines are extracted based on 2-port S-parameter measurement. And the extracted model parameter was verified by the S parameter and TDT (Time Domain Transmission) measurement results using microprobe.
And the simulation using extracted crosstalk parameter for WLP was applied for the analysis of crosstalk by clock and random data. And crosstalk simulation results for PCB by TDRIT, clock, and random data were compared by measurement results using SMA connector. The simulations using extracted parameter and the measurements showed good correlation for crosstalk by TDRIT, clock, and random signal, so the validity of the extracted crosstalk parameter was verified.
오늘날의 초고속 배선에서는 동작 주파수가 증가함에 따라 여러 가지 노이즈들이 문제가 되고 있으며, 선간 간격이 감소함에 따라서 크로스톡은 특히 무시할 수 없는 문제가 되었다.
이 논문에서는 크로스톡에 의한 영향을 정확히 예측하고 분석하기 위해서 2포트가 오픈된 상태에서 측정한 산란인자를 이용하여 이븐 모드와 오드 모드 분석을 통한 크로스톡 파라미터를 추출하는 모델링 방법을 제안하였다. 그 방법을 웨이퍼 레벨 패키지상의 재배선과 초고속 인쇄회로 기판상의 커플된 라인에 적용한 후 시간영역에서 그 추출된 모델을 이용한 시뮬레이션과 측정을 통해서 모델을 검증하고 크로스톡 현상을 분석하였다.
웨이퍼 레벨 패키지는 싱글 칩 패키지 중 칩 크기와 같은 크기인 가능한 제일 작은 사이즈를 가진다. 그리고 패키지 공정과 테스트가 웨이퍼를 각각의 die로 자르기 전에 가능해져서 많은 유리한 점을 지니고 있다. 그 웨이퍼 레벨 패키지 중 redistribution layer를 이용한 테스트 패턴에 대해서 redistribution pattern에 대한 크로스톡 모델을 제안한 알고리듬을 이용해서 추출해보았다. 그리고 커플된 라인의 4 포트 중 2 포트에서 그 추출된 모델을 이용하여 시간영역에서의 시뮬레이션과 마이크로 프로브를 이용한 TDR/T 측정 결과를 비교해서 검증하였다. 또한 크로스톡이 웨이퍼 레벨 패키지 상의 redistribution pattern에서 얼마나 영향을 주는지 클럭 신호와 PRBS 신호를 노이즈 소스로 두고 시뮬레이션을 통한 사례 연구를 해보았다. 라인의 길이가 라이징 타임에 비해 짧아서 클럭 주파수를 바꾸면서 시뮬레이션하면 라이징 타임이 빨라짐에 따라 증가하는 NEXT결과를 얻었고, FEXT는 균일한 매질 가정 때문에 NEXT의 반사에 의한 값만 나타나서 종단의 임피던스와 라인의 임피던스가 비슷할 때는 아주 작은 값만 나타났다. 클럭 신호에 의한 NEXT와 PRBS신호에 의한 NEXT는 최대치는 차이가 거의 없었고 신호의 상승, 하강 상태 유지에 따른 극성 변화만 있었다. 그리고 양쪽에서 같은 극성으로 인가되는 신호에 의해서는 한쪽에서만 가해질 때의 두 배의 NEXT를 얻을 수 있었고, 다른 극성을 가지는 신호가 인가되면 서로 상쇄됨을 볼 수 있었다. 결과적으로 웨이퍼 레벨 패키지에서 추출된 모델을 이용한 시뮬레이션에서는 NEXT가 커플된 라인으로 입력된 신호의 8%를 넘지 않았다.
인쇄회로 기판상의 초고속 배선의 경우 측정을 통해서 제안된 알고리듬으로 모델링한 후, 그 추출된 모델을 이용한 시간영역에서의 시뮬레이션과 커플된 라인의 4 포트 중 2 포트에서 마이크로 프로브를 이용한 TDR/T 측정 결과를 비교해서 검증하였다. 그리고 반사에 의한 효과를 줄이기 위해서 커넥터를 이용해서 4개의 포트에서 측정한 후, 커넥터 패드 모델을 포함한 시뮬레이션을 통해서 TDR/T, 클럭신호에 의한 크로스톡, PRBS신호에 의한 크로스톡을 측정결과와 비교함으로써 추출된 모델의 신뢰성을 보이고 크로스톡을 분석하였다. 실제 측정과의 비교를 위해서 이용한 펄스 패턴 발생기가 클럭의 주파수가 증가해도 라이징 타임의 변화가 거의 없어서 클럭 주파수의 증가나 데이터 변화율이 증가해도 FEXT의 크기에는 영향이 거의 없었고 전달된 신호인 TRANS와 NEXT, FEXT가 발생하는 빈도만 증가했다. 그리고 선간 간격 감소에 따른 NEXT, FEXT의 증가는 스텝 소스나 클럭신호, PRBS 신호에 관계 없이 시뮬레이션 결과와 측정 결과 모두 일정한 경향성을 유지했다. 또한 길이가 짧고 거의 균일한 매질 특성을 가지는 웨이퍼 레벨 패키지와는 달리 인쇄회로 기판 상의 마이크로 스트립 패턴의 경우 길이가 길 때는 NEXT 보다 더 큰 FEXT 특성을 보인다. NEXT나 FEXT 모두 신호의 크기에 비례하지만, NEXT는 라이징 타임에 비해 긴 라인이면 어느 정도 일정한 값을 유지하는데 비해서, FEXT는 라이징 타임에 폭과 크기 모두 밀접한 관계를 가지고 있어서 시뮬레이션 결과로 측정결과를 예측하는데 어려움이 있다.
이상과 같이 이 논문에서는 크로스톡 파라미터 모델링 방법을 제안하고 제안된 방법을 웨이퍼 레벨 패키지 상의 redistribution pattern과 고속 PCB상의 마이크로 스트립 구조에 적용해보았다. 그리고 추출된 모델을 이용한 시간 영역에서의 TDR/T, 클럭, 랜덤 신호에 대한 시뮬레이션 결과와 측정 결과와의 비교를 통해서 추출된 모델의 정확도를 검증하였고, 크로스톡 현상에 대한 분석을 하였다.
