In these days, data transfer rate of DDR(Double Data Rate) graphic memory has been increased up to 1.4Gbps/pin. As data transfer rate increases, controlling of timing noise becomes more important. Especially the jitter of I/O clock makes it difficult to implement over Giga-bps graphic memory.
Generally, graphic memory has Delay Locked Loop(DLL) to make synchronization of data output and external clock. However, there are many repeaters on DLL replica path and I/O clock tree, because of long lossy line effect[1]. As I/O clock frequency and chip size increases, more repeaters are required. Increased number of repeaters which are very sensitive to on-chip power ground noise, causes increased amount of clock jitter. And long I/O clock distribution causes increment of delay because of on-chip wire RC delay.
In this paper, chip package hybrid I/O clock distribution scheme has been proposed and applied to DLL replica path and I/O clock tree. Chip package hybrid clock distribution means that some parts of on-chip line are routed on package layer instead of on chip lines. Interconnection resistance of package trace is about 1000 times less than that of on chip line and capacitance is about 5 times less than that of on chip line. Therefore, I/O clock path delay can be reduced dramatically because of the low interconnect RC delay on package[2],[3]. Moreover, chip package hybrid clock distribution doesn’t need repeaters so it is possible to decrease I/O clock jitter. Through the proposed chip package hybrid scheme, I/O clock for 2Gbps DDR graphic memory has been achieved.
최근 들어 그래픽 DDR 메모리의 동작 주파수가 수 기가 헤르츠 이상 증가함에 따라, 기존의 I/O 클럭 분배 방법으로는 증가한I/O클럭의 지터와 디레이 성분에 의해 클럭 분배 회로를 설계하기가 어려워졌다. 이는 온칩 라인에 존재하는 큰 기생 저항 및 커패시턴스 성분 때문에 발생하는 디레이의 증가 및 리피터의 증가에 의한 것이다. 이런 현상은 현재의 추세인 메모리의 고용량화에 따라 칩의 사이즈가 커지고, 공정 기술이 발달함에 따라 더욱 악화될 것으로 예상된다.
본 연구에서는 칩 패키지 하이브리드 클럭 분배 방법을 소개하였으며, 소개한 방법을 2Gbps급 그래픽 DDR 메모리의 I/O 클럭 분배에 적용하였다.
제시한 칩 패키지 하이브리드 클럭 분배법을 사용해 온칩에 비해 상대적으로 신호의 감쇄가 적은 패키지에 I/O클럭 분배를 하여, I/O클럭의 지터 및 디레이를 감소효과를 시뮬레이션 환경에서 확인 할 수 있었다. 그리고 칩 패키지 하이브리드 클럭 분배법을 사용시 최적화된 성능을 제공하기 위해서 고려해야 할 ESD 사이즈 조정, 패키지 라인 임피던스 조정, 그라운드 패스 확보, 등에 대한 내용을 연구하였다.
최종적으로 제안된 칩 패키지 하이브리드 클럭 분배법을 사용해 2Gbps급 그래픽 DDR 메모리의 I/O 클럭 분배를 설계하였다.
