This thesis focuses on techniques of signal processing for designing high-performance digital frequency synthesizers, which are widely used to digital communication transceivers. In this thesis, an implementation technique for the coordinate rotation is proposed to obtain more accurate approximation of sine and cosine functions without large-sized look-up tables. The fine and coarse phase decomposition enables reduction of the size of the look-up tables, and the polynomial interpolation provides accurate sine and cosine evaluations without increasing the size of the tables.
Based on the proposed technique, a quadrature-type direct digital synthesizer (DDS) IC was implemented in a 0.35-㎛ CMOS technology, and provides 16-b cosine and sine with a spectral purity greater than 96 dB. It works at 150-MHz sampling rate, consuming about 670 mW. It can be realized using small-sized lookup tables and pipelined arithmetic hardware.
The other prototype IC for implementing the quadrature digital synthesizer/mixer function was fabricated in a 0.25-㎛ CMOS technology. It was successfully realized on 0.51-㎟ die area only. It also utilizes the proposed coordinate rotation technique, and allows the digital frequency synthesis with 100-dB spurious-free dynamic range (SFDR) and the digital mixing in the resolution of 14-b input and 15-b output. The prototype IC consumes 460 mW, when working in 330 MHz.
In this thesis, a novel spur-reduction technique is also presented. By employing the sigma-delta modulation, a phase accumulator is newly designed, and then the spurs arising from the phase truncation can be reduced. The spectral characteristics of the proposed architecture are mainly determined by the sine-amplitude quantization.
A prototype DDS IC based on the proposed spur-reduction architecture was fabricated in a 0.25-㎛ CMOS technology. It uses a 2-b second-order modulator. While the resolution of the phase input of the phase-to-sine converter is 16 b, the SFDR of the prototype IC is greater than 110 dB. This constitutes an improvement of about 14 dB in comparison with the SFDR of the conventional DDS.
본 논문은 디지털 통신 송수신기에 널리 사용되는 고성능의 디지털 주파수 합성기를 설계하는데 필요한 신호처리 기법들을 다루고 있다. 위상-사인값 변환기를 설계하기 위해 좌표 회전 방법을 구현하는 기법을 제안하였으며, 이를 통해 큰 검색표 없이도 사인과 코사인 값을 계산할 수 있다. 주어진 위상값의 세밀한 부분과 듬성한 부분으로의 분리는 검색표의 크기를 획기적으로 줄이며, 다항식 보간법은 정확한 사인과 코사인 값을 계산하여 준다.
제안된 방법을 통해 직각 위상 디지털 주파수 합성기 회로를 0.35-㎛ CMOS공정을 사용 제작하였다. 이 합성기는 16-b의 해상도를 가지는 사인과 코사인 값을 만들어주며, 96-dB이상의 주파수 톤 특성을 가진다. 또한 150-MHz의 주파수까지 동작하며, 670-mW의 전력을 소비한다. 이와 같은 특성의 합성기는 작은 크기의 검색표와 연산기의 조합으로 구현된다. 또한 직각 위상 디지털 주파수 합성기와 혼합기를 구현한 회로를 0.25-㎛ CMOS공정을 사용하여 0.51-㎟ 의 면적위에 만들어졌다. 제안된 좌표 회전 기법을 사용하여, 100-dB의 톤 특성을 가지는 합성기와 14-b의 입력 해상도, 15-b의 출력 해상도를 가지는 디지털 혼합기의 기능을 동시에 제공한다. 이 회로는 330-MHz까지 동작하며 460-mW의 전력을 소비한다.
본 논문에서는 또한 스퍼 잡음을 줄이는 기법을 제안하고 있다. 시그마-델타 변조 방법을 사용하여, 위상 누적기를 설계하였고, 위상의 해상도를 줄이는 데서 발생하는 스퍼 잡음을 줄일 수 있다. 제안된 구조의 주파수 특성은 사인값의 해상도에 따라 결정된다. 제한된 기법에 기반한 디지털 주파수 합성기 회로 또한 0.25-㎛ CMOS공정을 사용 구현하였다. 2-b, 2차 변조기를 사용하여, 위상-사인값 변환기의 위상 입력이 16-b인 경우에 110-dB이상의 톤 특성을 얻을 수 있으며, 이는 기존의 합성기와 비교했을 때 약 14-dB의 성능 향상이 있음을 보여준다.
