This thesis describes a design of CMOS RF transceiver for 5-GHz band wireless LAN. The IEEE802.11a specification is considered as the framework. The fundamentals of RF transceiver and wireless LAN are presented, which is followed by a new quadrature signal generator that employs a polyphase filter controlled by a DLL loops. The DLL loops reduce the phase error between the quadrature signals. Next, a frequency synthesizer that operates at 5-GHz band is presented. To implement 5-GHz operating frequency divider, both analog type differential divider and true single phase clocking type divider are used. In the direct conversion receive path, a DC offset problem may occur. In order to reduce the offset, a DC offset canceller is introduced. The proposed DC offset canceller eliminates the differential mode DC offset, which can reduce the mismatch problem. Finally, a new power amplifier driver that is power controllable is presented. In order to control the output power in dB scale, a linear-log converter is introduced. A bias voltage generator is also designed and is independent of process, voltage, and temperature variations. The transceiver is implemented in a 0.18-um CMOS technology. Measurement shows that the proposed I/Q generation technique achieves phase mismatch less than 2 degrees. The gain and IIP3 of the receiver is 15 dB and 0dBm respectively. The maximum output power of the transmitter is +0.83 dBm without external power amplifier and the output P1dB of the transmitter is -2.63 dBm.
본 논문은 현재 그 시장이 커지고 있는 무선 LAN의 RF 송수신단의 설계에 관한 것으로 기존의 2.4 GHz 대역의 송수신기 보다 최대 전송속도를 높인 5-GHz 대역의 RF 송수신단에 관한 것이다. 특히 본 논문은 IEEE802.11a 규격에 맞도록 회로를 설계하였으며, 최대 전송속도는 54Mbps 이다. 본 송수신단은 RF 단 전체를 하나의 칩으로 구현하여 저 소비전력과 저 원가를 실현하였다. 본 송수신단은 데이터를 수신하기 위하여 LNA, down-conversion믹서, 그리고 송신을 위해서는 up-conversion 믹서와 power amplifier driver로 이루어져 있다. 또한, 신호 발생부에는 주파수 합성기와 on- chip VCO가 집적되어 있다. 이와 같은 단일칩화를 구현하기 위해서는 직접 변환방식이 필수적으로 쓰이게 된다. 이 직접 변환 방식의 단점으로는 IQ mismatch와 DC offset 문제를 들 수 있는데, 본 논문에서는 이러한 단점을 극복하기 위한 방안을 제시하였다. 먼저 IQ generation의 mismatch를 줄이기 위해 poly-phase filter에 새로운 self-calibration loop를 설계하여 그 mismatch를 5-GHz 대역에서 2도 미만으로 조절하였다. 상기 self-calibration loop는 DLL의 원리를 사용하여 각 출력 신호가 서로 90도 차이를 가지도록 조절하였으며, 이는 기존에 발표된 5-GHz 대역의 mismatch보다 개선되었고 2GHz 대역의 결과와 비슷한 성능을 가진다. 또한 DC offset 제거회로를 설계하여 약 200mV의 offset을 약 36 mV 까지 줄였다. 본 논문에서 설계된 DC offset 회로는 기존의 방법과는 달리 두 차동 신호사이의 불일치 현상을 없애는 방법을 사용하였다. 기타 power amp driver 회로를 설계하였는데, 여기서는 power를 조절하기 위해 기존의 switch부분과 bias 조절 부분을 하나의 단으로 통합시켜 트랜지스터의 단수를 줄였다. 이로 인해 출력 신호의 동작 영역을 넓힐 수 있었다. 이 때 출력 신호의 조절 간격은 3dB로 유지하였다. 또한 출력 전압을 dB 스케일로 조절하기 위하여 선형-로그 변환기를 회로로 설계하였다. 이 회로들은 0.18um공정을 사용하여 칩으로 제작되어 측정되었으며 5-GHz 대역에서 그동작이 검증되었다. 수신단의 경우 전체 수신이득은 약 15dB가 측정되었으며, IIP3는 0 dBm, 그리고 입력 P1dB는 -15 dBm이 측정되었다. 송신단의 경우 최대 출력 전력은 +0.83dBm 이며, LO suppression은 30 dB 이상, 출력 P1dB는 -2.67 dBm 으로 측정되었다. 이 송수신단 은 IEEE 802.11a 무선 LAN 을 비롯해 앞으로 발전하게 될 고주파 근거리 무선 송수신기에 적용될 수 있다.
