High bandwidth data transmission is necessary for increasing the performance of the digital systems. However, it is not easy to achieve because of many limiting factors like signal integrity, propagation delay, clock-data skew and jitter, etc. This paper investigates the advantages and disadvantages of the conventional interfaces and proposes new design techniques for increasing the data transmission rate.
Signal integrity is one of the main issues arising in data transmission. It is affected by many problems like limited channel bandwidth, reflection, and ringing, etc. To alleviate these problems, this paper adopts a high-speed data transceiver comprising a multiplexing transmitter with pre-emphasis, an analog adaptive equalizer and high-speed data latch with automatic power saving circuit. Because the pre-emphasis and adaptive equalization completely compensate the effect of the band-limited channel, this transceiver can achieve wider eye opening and higher signal-to-noise ratio. And proposed data latch can save power without speed degradation.
Another main issues are clock generation and synchronization between data and clock. This paper proposes a global synchronization technique for bus topology and a delay insensitive timing recovery technique for point-to-point topology respectively. The global synchronization technique for bus topology comprises a global synchronous clock circuitry and a pin-to-pin skew compensation circuitry. The global synchronous clock circuitry uses the forward direction clock (FDCLK) and backward direction clock (BDCLK) signals to derive the global synchronous clock signal, which is synchronous throughout the system. The pin-to-pin skew compensation circuitry minimizes the clock-data skew to avoid errors. The delay insensitive timing recovery technique for point-to-point topology uses new algorithm to reduce the effect of the delay between data sampling and timing update. It can provide accurate timing to the data sampler. To provide multi-phase clock to synchronization circuit, this paper also proposes a delay-locked loop (DLL) using array structure for bus topology and a phase-locked loop (PLL) using interpolation structure for point-to-point topology. The DLL provides 35ps minimum resolution while the PLL implements 42ps minimum resolution.
To prove the proposed architectures in this paper, two chips were designed. First chip, which comprises a high-speed transceiver, global synchronization circuitry, and array DLL, was designed for bus topology and fabricated in 0.35um CMOS technology. This prototype achieves 1.6Gbps/pin data rate with a bit error rate less than $10^{-12}$. Second chip with a high-speed transceiver, a delay insensitive timing recovery circuit, and an interpolation PLL was design for point-to-point topology and fabricated in 0.18um CMOS technology. The prototype achieves 3.125Gbps/pin data rate with a bit error rate less than $10^{-14}$.
디지털 시스템의 성능 향상을 위해서는 고속의 칩간 통신이 필수적인데 이는 signal integrity, 전송 지연, 클럭과 데이터간의 skew, 회로 잡음등에 영향을 많이 받는다. 본 논문은 CMOS 공정을 이용하여 칩간 통신을 위한 다양한 고속 인터페이스의 설계 기법을 제시한다.
고속의 데이터 전송을 방해하는 첫번째 요인은 signal integrity이다. 이는 채널의 제한된 대역폭, 반사파, ringing에 영향을 많이 받게 된다. 이런 방해 요인을 줄이고자, 본 논문은 pre-emphasis 기능을 가진 multiplexing 전송기와 아날로그 적응 이퀄라이징 수신기, 자동 전력 차단 회로를 가진 고속 데이터 랫취 등을 제한하였다. 본 논문에서 제안된 pre-emphasis와 아날로그 적응 이퀄라이징 기법은 채널의 제한된 대역폭에 의해 생기는 현상을 효과적으로 보상하므로 좀더 넓은 eye opening과 높은 신호 대 잡음비를 얻을 수 있었다. 또, 제안된 고속 데이터 랫취는 속도 저하없이 소모 전력을 줄일 수 있었다.
고속의 데이터 통신에서 중요한 두 번째 요인은 클럭 생성과 클럭과 데이터간의 동기화이다. 이를 위해서 본 논문은 버스 토폴로지를 위한 전역 동기화 기법을 점대점 토폴로지를 위한 지연에 둔감한 타이밍 복원 알고리즘과 회로를 제안하였다. 전역 동기화 기법을 위해서 전방향 클럭과 역방향 클럭으로부터 버스 토폴로지를 형성하는 모든 칩에 같은 위상을 가진 동기 클럭을 만드는 전역 동기 회로와 이를 중심으로 각 핀에서 발생하는 skew를 보상하는 스큐 보상기가 제안되었다. 이를 통해 버스 토폴로지에서 발생하는 클럭-데이터간 skew와 전송 지연에 따를 문제점을 해결하였다. 점대점 토폴로지를 위한 지연에 둔감한 타이밍 복원 알고리즘은 데이터의 샘플링과 타이밍 복원간의 지연 문제를 해결하여 고속의 데이터로부터 정확한 타이밍 정보를 얻을 수 있도록 하였다. 이 두 동기화 회로를 위해 본 논문에서는 어레이 기법을 사용한 delay-locked loop(DLL)과 interpolation 기법을 사용한 phase-locked loop(PLL)을 제안하였다. 이를 통해 DLL의 경우 35ps, PLL의 경우 42ps의 해상도를 가지는 다 위상 클럭을 생성할 수 있었다.
본 논문에서 제안된 회로들을 검증하고자 두 개의 칩이 설계되었다. 첫번째 칩은 고속 트랜시버, 전역 동기화 회로, 어레이 기법을 사용한 DLL로 구성되어 있으며 버스 토폴로지에서의 고속 통신을 위해 0.35um CMOS 공정으로 설계되었다. 이 칩은 1.6Gbps/pin을 데이터 전송율에서 $10^{-12}$이하의 에러로 전송이 가능하였다. 두 번째 칩은 고속 트랜시버, 지연에 둔감한 타이밍 복원 회로, interpolation을 이용한 PLL로 구성되어 있으며 점대점 토폴로지에서의 고속 통신을 위해 0.18um CMOS 공정으로 설계되었다. 이 칩은 3.125Gpbs/pin의 전송율에서 $10^{-14}$ 이하의 에러로 전송이 가능하였다.
